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    반도체 소자
    1.
    发明公开
    반도체 소자 审中-实审
    半导体器件

    公开(公告)号：KR1020150005198A

    公开(公告)日：2015-01-14

    申请号：KR1020130078716

    申请日：2013-07-05

    Applicant: 삼성전자주식회사

    Inventor： 박원경 ,  허기재 ,  홍형선 ,  김세영 ,  임준희

    IPC: H01L21/8238 ,  H01L29/78 ,  H01L21/336

    CPC classification number: H01L27/10897 ,  H01L21/265 ,  H01L21/28158 ,  H01L27/10814 ,  H01L27/10823 ,  H01L27/10894 ,  H01L29/0649 ,  H01L29/4236 ,  H01L21/76831 ,  H01L21/823885 ,  H01L21/823892 ,  H01L29/42356 ,  H01L29/7802

    Abstract: 본 발명에 따른 반도체 소자는, 제1 영역, 상기 제1 영역과 제1 방향으로 대향하는 제2 영역 및 상기 제1 및 제2 영역 사이에 분리용 트렌치가 형성된 기판이 마련된다. 상기 분리용 트렌치 내부에 구비되고, 소자 분리 영역으로 제공되는 절연 패턴이 구비된다. 상기 절연 패턴 내부에 매립되고, 상기 분리용 트렌치 양측으로 돌출되는 기판의 상부 주표면 보다 낮은 상부면을 갖고, 상기 제1 방향과 수직하는 제2 방향으로 연장되는 매립 도전 패턴이 구비된다. 상기 기판 표면 및 절연 패턴 상에는 제1 게이트 절연막이 구비된다. 상기 제1 게이트 절연막 상에는, 상기 제1 영역, 소자 분리 영역 및 제2 영역의 상부면을 따라 제1 방향으로 연장되는 공통 게이트 패턴이 구비된다. 상기 공통 게이트 패턴 양 측의 제1 영역 및 제2 영역에는 각각 소오스/드레인 영역들이 구비된다. 상기 반도체 소자는 우수한 동작 특성을 가질 수 있다.

    Abstract translation: 在根据本发明的半导体元件中，提供了具有第一区域，在第一方向上面向第一区域的第二区域和在第一和第二区域之间的分离沟槽的衬底。 绝缘图案设置在分离沟槽中并且设置在元件分离区域中。 嵌入的导电图案被嵌入在绝缘图案内部，并且具有比在分离沟槽的两侧突出的基板的上主表面低的上表面，其中嵌入的导电图案在垂直于第二方向上延伸 到第一个方向。 在基板表面和绝缘图案上设置第一栅极绝缘膜。 在第一栅极绝缘膜上设置有沿着第一区域的上表面沿第一方向延伸的共用栅极图案，元件分离区域和第二区域。 源极和漏极区分别设置在公共栅极图案的两侧的第一和第二区域中。 半导体元件可以具有优异的操作特性。

    비트라인 연결 배선 저항 차를 보상하는 반도체 메모리 장치
    3.
    发明公开
    비트라인 연결 배선 저항 차를 보상하는 반도체 메모리 장치 审中-实审
    用于补偿双绞线连接电阻的半导体存储器件

    公开(公告)号：KR1020160033349A

    公开(公告)日：2016-03-28

    申请号：KR1020140123777

    申请日：2014-09-17

    Applicant: 삼성전자주식회사

    Inventor： 한준 ,  박원경 ,  임준희 ,  장성호

    IPC: G11C11/4091 ,  G11C11/4094

    CPC classification number: G11C11/4091 ,  G11C5/02 ,  G11C11/4094 ,  G11C2207/002 ,  G11C5/025 ,  G11C11/4097

    Abstract: 비트라인과의연결배선길이의차이에따른배선저항차를최소화또는줄일수 있는반도체메모리장치가개시된다. 반도체메모리장치는복수의메모리셀들에대한센싱동작동안에비트라인과상보비트라인사이의전위차를센싱하는비트라인센스앰프와, 컬럼선택신호에응답하여비트라인및 상보비트라인에나타나는전위를각기로컬센스앰프로전달하는제1,2 컬럼선택게이트들을포함한다. 여기서, 상기제1,2 컬럼선택게이트들은비트라인연결저항차이를보상하기위해서로다른전류구동능력을가지도록구성된다.

    Abstract translation: 公开了一种半导体存储器件，其可以最小化或减少由位线的连接布线的长度差引起的布线电阻差。 半导体存储器件包括：位线读出放大器，其在相对于多个存储器单元的感测操作期间感测位线和互补位线之间的电位差; 以及第一和第二列选择门，其独立地将存在于位线和互补位线中的电位发送到本地读出放大器以对应于列选择信号，并且形成为具有不同的电流驱动能力以补偿位线连接 电阻差。

    반도체 소자
    7.
    发明公开
    반도체 소자 有权
    半导体器件

    公开(公告)号：KR1020110094476A

    公开(公告)日：2011-08-24

    申请号：KR1020100013873

    申请日：2010-02-16

    Applicant: 삼성전자주식회사

    Inventor： 박원경 ,  야마다,사토루 ,  최영진 ,  채교석

    IPC: H01L21/8242 ,  H01L27/108

    CPC classification number: H01L27/105 ,  H01L21/823437 ,  H01L21/823481 ,  H01L27/1052 ,  H01L27/10829 ,  H01L27/10876 ,  H01L27/10894 ,  H01L27/10897

    Abstract: PURPOSE: A semiconductor device is provided to suppress HEIP(Hot Electron Induced Punch-through) characteristic deterioration by forming an insertion pattern removing adjacent nitride linear to a gate electrode. CONSTITUTION: In a semiconductor device, a substrate comprises a cell area and a peripheral area. The cell region comprises a cell active pattern(CA) and a cell filed pattern(CF). The peripheral area comprises a peripheral cell region and a peripheral filed pattern. A first transistor(TR 1) is formed in the cell region. An insertion pattern(IP) is recessed from the surface of the substrate.

    Abstract translation: 目的：提供一种半导体器件，用于通过形成去除与栅电极线性相邻的氮化物的插入图案来抑制HEIP（热电子诱发穿通）特性劣化。 构成：在半导体器件中，衬底包括电池区域和周边区域。 小区区域包括小区活动模式（CA）和小区归属模式（CF）。 外围区域包括外围单元区域和外围区域图案。 在单元区域中形成第一晶体管（TR 1）。 插入图案（IP）从衬底的表面凹陷。

    반도체 소자 제조 방법 및 관련된 소자
    8.
    发明公开
    반도체 소자 제조 방법 및 관련된 소자 审中-实审
    制造半导体器件及相关器件的方法

    公开(公告)号：KR1020140065638A

    公开(公告)日：2014-05-30

    申请号：KR1020120130948

    申请日：2012-11-19

    Applicant: 삼성전자주식회사

    Inventor： 이동현 ,  박원경 ,  손승훈 ,  송현승 ,  임준희 ,  한준 ,  허기재

    IPC: H01L21/336 ,  H01L29/78 ,  H01L21/265

    CPC classification number: H01L21/823418 ,  H01L21/266 ,  H01L29/6659

    Abstract: A method for fabricating a semiconductor device and a related device comprises preparing a semiconductor substrate having a cell gate pattern on a cell area and a peripheral gate pattern on a peripheral area; forming a photosensitive pattern for exclusively exposing the peripheral area of the semiconductor substrate; forming an LDD area in the peripheral area; forming a sacrificial spacer on sides of the peripheral gate pattern and the photosensitive pattern through a low temperature ALD process; forming a source/drain area in the peripheral area; and removing the sacrificial spacer and the photosensitive pattern.

    Abstract translation: 一种制造半导体器件和相关器件的方法包括：制备在单元区域上具有单元栅极图案的半导体衬底和在周边区域上的外围栅极图案; 形成用于专门暴露半导体衬底的周边区域的光敏图案; 在周边区域形成LDD区域; 通过低温ALD工艺在外围栅极图案和感光图案的侧面上形成牺牲隔离物; 在周边区域形成源极/漏极区域; 并去除牺牲隔离物和感光图案。

    파형 게이트를 갖는 반도체 소자
    9.
    发明公开
    파형 게이트를 갖는 반도체 소자 审中-实审
    具有波纹门的半导体器件

    公开(公告)号：KR1020150071085A

    公开(公告)日：2015-06-26

    申请号：KR1020130157444

    申请日：2013-12-17

    Applicant: 삼성전자주식회사

    Inventor： 한승욱 ,  박원경 ,  박준호 ,  임준희 ,  허기재

    IPC: H01L29/423 ,  H01L29/78 ,  H01L21/336 ,  H01L27/088

    CPC classification number: H01L29/7835 ,  G11C5/025 ,  G11C7/065 ,  G11C11/4091 ,  G11C16/26 ,  H01L21/823437 ,  H01L27/0207 ,  H01L27/088

    Abstract: 기판상에한정된활성영역을가로지르며, 상기활성영역의서로인접한두 개의모서리들을덮는게이트전극이배치된다. 상기게이트전극의제1 측면에인접한상기활성영역내에드레인영역이형성된다. 상기게이트전극의제2 측면에인접한상기활성영역내에소스영역이형성된다. 상기게이트전극의상기제1 및제2 측면들은서로떨어지고, 상기제1 측면은구부러진모양을갖는다.

    Abstract translation: 穿过限定的有源区并覆盖有源区的两个相邻边缘的栅极位于衬底上。 漏极区域形成在与栅电极的第一侧相邻的有源区中。 源极区域形成在与栅电极的第二侧相邻的有源区域中。 栅电极的第一侧和第二侧彼此分离。 第一面的形状是弯曲的。

    서브 워드 라인 드라이버를 포함하는 반도체 소자
    10.
    发明公开
    서브 워드 라인 드라이버를 포함하는 반도체 소자 有权
    具有子字线驱动器的半导体器件

    公开(公告)号：KR1020110083094A

    公开(公告)日：2011-07-20

    申请号：KR1020100003131

    申请日：2010-01-13

    Applicant: 삼성전자주식회사

    Inventor： 채교석 ,  야마다사토루 ,  권혁준 ,  박원경 ,  고형호

    IPC: G11C8/08 ,  G11C7/10 ,  G11C11/21 ,  G11C8/14 ,  G11C16/08 ,  G11C11/408

    CPC classification number: G11C8/14 ,  G11C8/08 ,  G11C7/10 ,  G11C11/21 ,  G11C11/4085 ,  G11C16/08

    Abstract: PURPOSE: A semiconductor device having a sub word line driver is provided to improve the yield of the semiconductor device by securing the interval between material lines which are used as a main word line. CONSTITUTION: In a semiconductor device having a sub word line driver, first and the second sub word lines(SW1,SW2) transfer an operating signal to a memory cell. A main word line selectively transfers the operating signal to the first and second sub word lines. A switching transistor is connected between the first sub word line and second sub word lines. The gate of the switching transistor is connected to a main word line. A first N type transistor is connected between the first sub word line and the ground. A second N type transistor is connected between the second sub word line and the ground. The gates of the first and second N type transistors are connected to the main word line.

    Abstract translation: 目的：提供具有子字线驱动器的半导体器件，以通过确保用作主字线的材料线之间的间隔来提高半导体器件的产量。 构成：在具有子字线驱动器的半导体器件中，第一和第二子字线（SW1，SW2）将操作信号传送到存储器单元。 主字线选择性地将操作信号传送到第一和第二子字线。 开关晶体管连接在第一子字线和第二子字线之间。 开关晶体管的栅极连接到主字线。 第一N型晶体管连接在第一子字线和地之间。 第二N型晶体管连接在第二子字线和地之间。 第一和第二N型晶体管的栅极连接到主字线。

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