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公开(公告)号：KR1020140056971A
公开(公告)日：2014-05-12
申请号：KR1020120123502
申请日：2012-11-02
Applicant: 서강대학교산학협력단
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/7813 , H01L29/4236 , H01L29/66734
Abstract: The present invention relates to a power MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor), and more particularly, to a power MOSFET of which a switching performance of a trench power MOSFET is improved. The improvement in the switching performance of the disclosed power MOSFET is achieved by depositing a material to be used as an electrode only in a portion of a region of a trench in which a gate electrode of a trench power MOSFET is formed. The switching performance of the trench power MOSFET according to the present invention can be improved by only allowing a thickness (sectional area) of the material used as the gate electrode to be thin (small) to reduce mirror current. In addition, since the remaining region of the trench, on which any electrode materials are not deposited, does not at all exert an influence on an operation of a device, an additional application can be utilized so that utility of the device can be increased. Further, unlike trench gate MOSFETs of the related art intended to improve the switching properties, additional complex and difficult processes are not required, so that the time and costs consumed for a fabricating process can be reduced as compared with those of the trench gate MOSFETs of the related art intended to improve the switching properties.
Abstract translation: 功率MOSFET（金属氧化物半导体场效应晶体管）技术领域本发明涉及功率MOSFET（金属氧化物半导体场效应晶体管），更具体地说，涉及提高沟槽功率MOSFET的开关性能的功率MOSFET。 所公开的功率MOSFET的开关性能的改善通过在仅形成沟槽功率MOSFET的栅电极的沟槽的一部分中沉积用作电极的材料来实现。 根据本发明的沟槽功率MOSFET的开关性能可以通过仅使用作为栅电极的材料的厚度（截面面积）变薄（小）来改善，以减少镜电流。 此外，由于在其上没有沉积任何电极材料的沟槽的剩余区域对设备的操作并不起到影响，因此可以利用附加应用，从而可以提高设备的使用性。 此外，与用于提高开关特性的现有技术的沟槽栅极MOSFET不同，不需要额外的复杂和困难的工艺，因此与制造工艺相比，沟槽栅极MOSFET的时间和成本可以降低 相关技术旨在提高开关特性。
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公开(公告)号：KR101685572B1
公开(公告)日：2016-12-12
申请号：KR1020140177787
申请日：2014-12-10
Applicant: 서강대학교산학협력단
IPC: H01L29/16 , H01L29/78 , H01L21/336
Abstract: 본발명은바닥산화막의전계를감소시키는실리콘카바이드모스펫소자및 그의제조방법에관한것으로, 실리콘카바이드모스펫소자는, 제 1 도전형 SiC 기판, 제 1 도전형 SiC 기판위에성장시킨제 1 도전형에피(epi)층, 제 1 도전형에피층위에증착된제 2 도전형바디(body)층, 제 2 도전형바디층을관통하여제 1 도전형에피층까지부분식각을통해형성된 1차트렌치(trench) 구조, 1차트렌치구조의바닥면에형성된트렌치바닥층, 트렌치바닥층을포함하여 1차트렌치구조의내측을감싸도록증착되는게이트전극(gate electrode), 1차트렌치구조를제외한제 2 도전형바디의상단에증착되는소스전극(source electrode) 및제 1 도전형 SiC 기판의하단에증착되는드레인전극(drain electrode)을포함하되, 트렌치바닥층은하이(high) K 물질로구성되거나트렌치바닥층에 2차트렌치구조를형성함으로써게이트산화막(gate oxide)의전계(electric field)를감소시킨다.
Abstract translation: 本发明涉及用于减小底部氧化物层的电场的碳化硅（SiC）MOSFET器件及其制造方法。 SiC MOSFET器件包括第一导电SiC衬底，在第一导电SiC衬底上生长的第一导电外延层，沉积在第一导电外延衬底上的第二导电体层，穿过第二导电体层的第一沟槽结构，以及 通过部分蚀刻形成在第一导电外延层上，形成在第一沟槽结构的底表面上的沟槽底层，沉积为围绕包括沟槽底层的第一沟槽结构的内侧的栅电极，沉积的源电极 在除了第一沟槽结构之外的第二导电体层的上端; 以及沉积在第一导电SiC衬底的下端上的漏电极。 沟槽底层由高K材料制成或在沟槽底层上形成第二沟槽结构以减少栅极氧化物层的电场。
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Patent Agency Ranking
公开(公告)号：KR101661551B1
公开(公告)日：2016-09-30
申请号：KR1020140175604
申请日：2014-12-09
Applicant: 서강대학교산학협력단
Abstract: 본발명은트렌치구조의전자축적을이용한 4H-실리콘카바이드 SBR(Super Barrier Rectifier) 소자및 그의제조방법에관한것으로, 기저에실리콘카바이드(Silicon Carbide; SiC)층을먼저형성하고, 그위에 N 형에피층(epi region)과 P-base층을순차로형성한후, P-base층의일측부분을에피층과맞닿을만큼식각하여트렌치(trench) 구조를형성하고, P-base층과상기트렌치구조와맞닿은일측벽면에경사각이온주입(tilt-implantation) 공정을이용하여축적 N 층(accumulation N layer)을형성한다. 다음에축적 N 층과에피층과맞닿은트렌치구조를따라산화물및 그위에폴리실리콘(Poly Si)을증착하고 P-base층부터폴리실리콘영역에이르는최상단을금속으로증착함으로써 4H-SiC SBR을제조한다.
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4.发明公开
公开(公告)号：KR1020160066811A
公开(公告)日：2016-06-13
申请号：KR1020140172044
申请日：2014-12-03
Applicant: 서강대학교산학협력단
IPC: H01L29/872 , H01L21/265
CPC classification number: H01L29/872 , H01L21/265 , H01L29/808 , H01L29/8725
Abstract: 본발명은실리콘카바이드트렌치모스장벽쇼트키다이오드및 그의제조방법에관한것으로, 기판위에 N형에피층(epilayer)을성장시키고, 마스크(mask)를사용하여에피층을식각(etching)함으로써트렌치(trench) 구조를형성하고, 마스크를유지한채로트렌치구조의내측벽면에도핑층을형성하고, 도핑층을포함하여트렌치구조의내측벽면과바닥면을감싸도록산화막을증착하고, 트렌치구조의노출된상단과산화막을감싸도록전하인가층을증착하며, 전하인가층의상단과기판하단에각각애노드(anode) 금속접합과캐소드(cathode) 금속접합을형성한다.
Abstract translation: 本发明涉及一种SiC沟槽MOS势垒肖特基二极管及其制造方法。 该方法包括：在衬底上具有n型外延层生长; 使用掩模蚀刻外延层以形成沟槽结构; 在保持掩模的情况下在沟槽结构的内壁上形成掺杂层; 沉积氧化物膜以覆盖包括掺杂层的沟槽结构的内壁和底表面; 沉积电荷施加层以覆盖所述沟槽结构和所述氧化物膜的暴露的顶端; 以及在所述电荷施加层的顶端和所述衬底的底端上分别形成阳极金属结和阴极金属结。
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公开(公告)号：KR101669987B1
公开(公告)日：2016-10-27
申请号：KR1020140172044
申请日：2014-12-03
Applicant: 서강대학교산학협력단
IPC: H01L29/872 , H01L21/265
Abstract: 본발명은실리콘카바이드트렌치모스장벽쇼트키다이오드및 그의제조방법에관한것으로, 기판위에 N형에피층(epilayer)을성장시키고, 마스크(mask)를사용하여에피층을식각(etching)함으로써트렌치(trench) 구조를형성하고, 마스크를유지한채로트렌치구조의내측벽면에도핑층을형성하고, 도핑층을포함하여트렌치구조의내측벽면과바닥면을감싸도록산화막을증착하고, 트렌치구조의노출된상단과산화막을감싸도록전하인가층을증착하며, 전하인가층의상단과기판하단에각각애노드(anode) 금속접합과캐소드(cathode) 금속접합을형성한다.
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公开(公告)号：KR1020160069701A
公开(公告)日：2016-06-17
申请号：KR1020140175604
申请日：2014-12-09
Applicant: 서강대학교산학협력단
CPC classification number: H01L29/16 , H01L21/8258 , H01L29/06 , H01L29/1602
Abstract: 본발명은트렌치구조의전자축적을이용한 4H-실리콘카바이드 SBR(Super Barrier Rectifier) 소자및 그의제조방법에관한것으로, 기저에실리콘카바이드(Silicon Carbide; SiC)층을먼저형성하고, 그위에 N 형에피층(epi region)과 P-base층을순차로형성한후, P-base층의일측부분을에피층과맞닿을만큼식각하여트렌치(trench) 구조를형성하고, P-base층과상기트렌치구조와맞닿은일측벽면에경사각이온주입(tilt-implantation) 공정을이용하여축적 N 층(accumulation N layer)을형성한다. 다음에축적 N 층과에피층과맞닿은트렌치구조를따라산화물및 그위에폴리실리콘(Poly Si)을증착하고 P-base층부터폴리실리콘영역에이르는최상단을금속으로증착함으로써 4H-SiC SBR을제조한다.
Abstract translation: 本发明涉及通过使用沟槽结构的电子积累的4H-碳化硅（SiC）超级势垒整流器（SBR）器件及其制造方法。 制造4H SiC SBR的方法包括以下步骤：预先在衬底上形成SiC层，然后在其上依次形成N型外延区域和P基极层; 通过蚀刻P基层的一面与外延区域接触来形成沟槽结构; 通过在与P基层和沟槽结构接触的一侧的壁面上使用倾斜注入工艺形成堆积N层; 沿着与堆积N层和外延区接触的沟槽结构在氧化物上沉积氧化物，然后沉积氧化物; 以及在从P基层到多晶硅区域的最上部分上沉积金属。
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公开(公告)号：KR1020160070605A
公开(公告)日：2016-06-20
申请号：KR1020140177787
申请日：2014-12-10
Applicant: 서강대학교산학협력단
IPC: H01L29/16 , H01L29/78 , H01L21/336
CPC classification number: H01L29/16 , H01L21/76229 , H01L29/78 , Y10S438/974
Abstract: 본발명은바닥산화막의전계를감소시키는실리콘카바이드모스펫소자및 그의제조방법에관한것으로, 실리콘카바이드모스펫소자는, 제 1 도전형 SiC 기판, 제 1 도전형 SiC 기판위에성장시킨제 1 도전형에피(epi)층, 제 1 도전형에피층위에증착된제 2 도전형바디(body)층, 제 2 도전형바디층을관통하여제 1 도전형에피층까지부분식각을통해형성된 1차트렌치(trench) 구조, 1차트렌치구조의바닥면에형성된트렌치바닥층, 트렌치바닥층을포함하여 1차트렌치구조의내측을감싸도록증착되는게이트전극(gate electrode), 1차트렌치구조를제외한제 2 도전형바디의상단에증착되는소스전극(source electrode) 및제 1 도전형 SiC 기판의하단에증착되는드레인전극(drain electrode)을포함하되, 트렌치바닥층은하이(high) K 물질로구성되거나트렌치바닥층에 2차트렌치구조를형성함으로써게이트산화막(gate oxide)의전계(electric field)를감소시킨다.
Abstract translation: 本发明涉及用于减小底部氧化物层的电场的碳化硅（SiC）MOSFET器件及其制造方法。 SiC MOSFET器件包括第一导电SiC衬底，在第一导电SiC衬底上生长的第一导电外延层，沉积在第一导电外延衬底上的第二导电体层，穿过第二导电体层的第一沟槽结构，以及 通过部分蚀刻形成在第一导电外延层上，形成在第一沟槽结构的底表面上的沟槽底层，沉积为围绕包括沟槽底层的第一沟槽结构的内侧的栅电极，沉积的源电极 在除了第一沟槽结构之外的第二导电体层的上端; 以及沉积在第一导电SiC衬底的下端上的漏电极。 沟槽底层由高K材料制成或在沟槽底层上形成第二沟槽结构以减少栅极氧化物层的电场。
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