公开(公告)号：KR1020130019201A

公开(公告)日：2013-02-26

申请号：KR1020110081210

申请日：2011-08-16

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  김경완 ,  이정한

IPC: H01L29/775 ,  H01L21/335

CPC classification number: H01L29/7613 ,  H01L29/66439 ,  Y10S977/937

Abstract: PURPOSE: A single electron transistor and a manufacturing method thereof are provided to reduce the size of a quantum dot by surrounding the quantum dot with a tunneling insulation layer and a gate insulation layer in a trench. CONSTITUTION: A semiconductor substrate includes a protrusion on one side thereof. A source region(14) is formed on the protrusion of the substrate. A sidewall insulation layer(22) is formed on the etched substrate and a part of the sidewall of the protrusion. A drain region(34) faces the source region and is more protrusive than the sidewall insulation layer. The gate insulation layer surrounds the front, the rear, and the top of the quantum dot.

Abstract translation: 目的：提供单电子晶体管及其制造方法，以通过在沟槽中具有隧道绝缘层和栅极绝缘层来围绕量子点来减小量子点的尺寸。 构成：半导体衬底在其一侧包括突起。 源区域（14）形成在基板的突出部上。 在蚀刻的基板上形成侧壁绝缘层（22），并且突起的侧壁的一部分形成。 漏极区域（34）面对源极区域并且比侧壁绝缘层更突出。 栅极绝缘层围绕量子点的前部，后部和顶部。

公开(公告)号：KR101102406B1

公开(公告)日：2012-01-05

申请号：KR1020100056620

申请日：2010-06-15

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  이정한

IPC: H01L27/115 ,  H01L21/8247

Abstract: 본 발명은 단전자 트랜지스터 및 그 제조방법에 관한 것으로, 더욱 상세하게는 컨트롤 게이트의 절연막에 전하 저장층을 구비하여 여기에 전자(electron) 또는 홀(hole)을 주입함으로써, 소자의 oscillation 시작점을 조절할 수 있도록 하는 전하 저장층을 구비한 단전자 트랜지스터 및 그 제조방법에 관한 것이다.

公开(公告)号：KR101425857B1

公开(公告)日：2014-07-31

申请号：KR1020120098767

申请日：2012-09-06

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  김형진 ,  김가람 ,  이정한 ,  권민우

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: G06N3/02 ,  G06N3/049 ,  G06N3/063

Abstract: 본 발명은 생체 모방 계산 시스템 구현에 핵심 소자로 사용되는 반도체 소자 및 그 동작방법에 관한 것으로, 주변과 전기적으로 고립되어 단기기억 수단으로 형성된 반도체 소자의 플로팅 바디에 소스, 드레인 및 게이트가 형성되지 않은 일측으로 장기기억 수단을 구비함으로써, 충격이온화에 따른 생체 신경계의 단기기억은 물론, 단-장기기억 전환 특성과 시냅스 전, 후 뉴런의 신호 시간차에 의한 생체의 인과관계 추론 특성을 모두 모방할 수 있는 저전력 시냅스 모방 반도체 소자 및 그 동작방법을 제공한다.

公开(公告)号：KR1020110136534A

公开(公告)日：2011-12-21

申请号：KR1020100056620

申请日：2010-06-15

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  이정한

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L21/28282 ,  H01L21/28141 ,  H01L21/28273 ,  H01L29/4234 ,  H01L29/66833 ,  H01L29/792

Abstract: PURPOSE: A single-electron transistor which includes a charge storage layer and a manufacturing method thereof are provided to inject an electron or hole in the charge storage layer equipped in an insulating layer of a control gate, thereby controlling an oscillation starting point of a device. CONSTITUTION: A source region(22) and drain region(24) are separately arranged with a fixed interval while placing a channel region between the source region and drain region. A control gate(40) is arranged on the channel region while placing a first gate insulating film(30) between the control gate and channel region. A charge storage layer(34) is included in the first gate insulating film. Two side gates(60) are arranged while placing a second gate insulating film(52) between the side gates. An insulating film sidewall(70) is arranged in both sides of the two side gates.

Abstract translation: 目的：提供一种包括电荷存储层的单电子晶体管及其制造方法，用于在装配在控制栅极的绝缘层中的电荷存储层中注入电子或空穴，从而控制器件的振荡起始点 。 构成：在源极区域和漏极区域之间放置沟道区域时，源极区域（22）和漏极区域（24）以固定的间隔分开布置。 控制栅极（40）布置在通道区域上，同时在控制栅极和沟道区域之间放置第一栅极绝缘膜（30）。 电荷存储层（34）包括在第一栅极绝缘膜中。 在侧门之间放置第二栅极绝缘膜（52）的同时布置有两个侧栅极（60）。 绝缘膜侧壁（70）布置在两个侧门的两侧。

公开(公告)号：KR1020140032186A

公开(公告)日：2014-03-14

申请号：KR1020120098767

申请日：2012-09-06

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  김형진 ,  김가람 ,  이정한 ,  권민우

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: G06N3/02 ,  G06N3/049 ,  G06N3/063 ,  G11C11/54 ,  H01L29/66825

Abstract: The present invention relates to a semiconductor device used as a core device for realizing a biomimetic calculation system. Provided are a low power synaptic semiconductor device and an operation method thereof. A long-term memory unit is formed in one side where a source, a drain, and a gate are not formed in the floating body of a semiconductor device formed as a short-term memory unit which is electrically isolated from a peripheral region. Thereby, the low power synaptic semiconductor device imitates not only the causality deduction property of a body due to the signal time difference of a neuron before/after a synapse and a short-term and long-term memory switching property but also the short-term memory of a biological nervous system according to impact ionization. [Reference numerals] (40) (1) Short-term memory element; (60) (2) Long-term memory element

Abstract translation: 本发明涉及用作实现仿生计算​​系统的核心装置的半导体装置。 提供了一种低功率突触半导体器件及其操作方法。 长期存储单元形成在源极，漏极和栅极未形成在形成为与周边区域电隔离的短期存储单元的半导体器件的浮动体中的一侧。 因此，低功率突触半导体器件不仅由于神经元在突触前后的信号时间差以及短期和长期记忆切换特性而且模拟短期和长期记忆切换特性，而且模仿身体的因果性推导特性 根据碰撞电离记录生物神经系统。 （附图标记）（40）（1）短期记忆元件; （60）（2）长期记忆元素

公开(公告)号：KR101147527B1

公开(公告)日：2012-05-21

申请号：KR1020100053645

申请日：2010-06-08

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  이정한

IPC: H01L29/775

Abstract: 본 발명은 단전자 트랜지스터 및 그 제조방법에 관한 것으로, 더욱 상세하게는 채널 영역과 일함수 차이가 나는 물질을 측벽 스페이서 게이트로 형성하여, 이러한 일함수 차이로 채널에 터널링 장벽이 형성되는 성질을 이용한 단전자 트랜지스터 및 그 제조방법에 관한 것이다.

公开(公告)号：KR1020110133946A

公开(公告)日：2011-12-14

申请号：KR1020100053645

申请日：2010-06-08

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  이정한

IPC: H01L29/775

CPC classification number: H01L29/7613 ,  H01L29/4983 ,  H01L29/66439

Abstract: PURPOSE: A single electron transistor using a work function difference and a manufacturing method thereof are provided to form a material whose work function is different from the work function of a channel area, thereby simply forming a tunneling barrier in a channel length direction. CONSTITUTION: A source area(22) and a drain area(24) are separated on a semiconductor substrate(20). A control gate(40) is formed between first gate insulating films on a channel area. Two sidewall spacer gates(52,54) are electrically separated from the control gate. A second gate insulating film is formed between the sidewall spacer gates. The sidewall spacer gates are formed on the channel area. Each sidewall gate is made of a material whose work function is different from the work function of the channel area.

Abstract translation: 目的：提供使用功函数差的单电子晶体管及其制造方法，以形成其功函数不同于沟道区的功函数的材料，从而简单地在沟道长度方向形成隧道势垒。 构成：在半导体衬底（20）上分离源区（22）和漏区（24）。 在通道区域上的第一栅极绝缘膜之间形成控制栅极（40）。 两个侧壁间隔栅极（52,54）与控制栅极电分离。 第二栅绝缘膜形成在侧壁间隔栅之间。 侧壁间隔栅极形成在沟道区域上。 每个侧壁门由其功能不同于通道区域的功能的材料制成。

公开(公告)号：KR101082423B1

公开(公告)日：2011-11-10

申请号：KR1020080138639

申请日：2008-12-31

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  이정한

IPC: H01L29/78 ,  H01L29/775 ,  H01L21/336

Abstract: 본발명은단전자트랜지스터및 그제조방법에관한것으로, 특히, 금속(또는실리사이드)/산화막/실리콘의접촉에의한모스장벽을터널링장벽으로이용한것이어서, 금속과실리콘접촉시발생될수 있는계면트랩이나페르미레벨피닝(Fermi level pinning) 현상등을근본적으로막을수 있고, 모스장벽으로양자점의경계가명확하며, 금속의종류에따라장벽의높이를조절할수 있는장점이있고, 산화막으로전면이싸여진실리콘에양자점이형성되므로, 양자점의크기를최대한줄이면서도, 소스/드레인의저항이늘어나지않게하여, 상온동작이가능하게한 효과가있고, 본발명에의한제조방법은통상의 MOSFET 공정과유사하여, MOSFET과한 웨이퍼상에서동시제조가가능함에따라하이브리드회로구현이가능하고, 저온공정이므로게이트절연막으로고유전율을갖는물질도사용할수 있는효과가있다.

公开(公告)号：KR1020100080023A

公开(公告)日：2010-07-08

申请号：KR1020080138639

申请日：2008-12-31

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  이정한

IPC: H01L29/78 ,  H01L29/775 ,  H01L21/336

CPC classification number: H01L29/127 ,  H01L29/66439 ,  H01L29/775

Abstract: PURPOSE: A single electron transistor and the manufacturing method thereof using the MOS obstacle use the MOS obstacle as the tunneling barrier. The interface trap and Fermi level pinning phenomenon are prevented. CONSTITUTION: A quantum dot(24) which is to the silicon is formed on the substrate(10). The front side of the quantum dot is surrounded by the insulating layer(32). It leaves the insulating layer in interval and the source and drain are formed. While leaving the insulating layer in interval and protecting the quantum dot, the gate is formed. The silicon forming quantum dot the SOI(Silicon On Insulator).

Abstract translation: 目的：使用MOS障碍物的单电子晶体管及其制造方法使用MOS障碍物作为隧道势垒。 阻止了接口陷阱和费米能级钉扎现象。 构成：在衬底（10）上形成硅的量子点（24）。 量子点的前侧被绝缘层（32）包围。 它使绝缘层间隔开，形成源极和漏极。 当间隔离开绝缘层并保护量子点时，形成栅极。 硅形成量子点是SOI（硅绝缘体）。

公开(公告)号：KR101246306B1

公开(公告)日：2013-03-21

申请号：KR1020110081210

申请日：2011-08-16

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  김경완 ,  이정한

IPC: H01L29/775 ,  H01L21/335

Abstract: 본 발명은 단전자 트랜지스터 및 그 제조방법에 관한 것으로, 기존 CMOS 공정을 통해 기판의 돌출부에 형성된 소스 영역, 측벽 절연막 및 드레인 영역에 의하여 트렌치를 형성하고, 상기 트렌치 속에 터널링 절연막 및 게이트 절연막으로 양자점을 둘러싸도록 함으로써, 양자점의 크기를 효과적으로 줄일 수 있고, CMOS 공정으로 제조되는 소자와 하나의 기판에 동시 집적할 수 있는 효과가 있다.