이진수를 난수로 변환 또는 난수를 이진수로 변환하는 방법 및 그 장치
    3.
    发明授权
    이진수를 난수로 변환 또는 난수를 이진수로 변환하는 방법 및 그 장치 有权
    在二进制和装置的随机数将所述变换随机数或二进制数

    公开(公告)号:KR101804499B1

    公开(公告)日:2018-01-10

    申请号:KR1020160034642

    申请日:2016-03-23

    Abstract: 확률컴퓨팅을위하여이진수를난수로변환또는난수를이진수로변환하는방법및 그장치가개시된다. 이진수-난수변환장치는입력값을복수개의비트로구성된복수개의그룹으로균등분배인코딩한후 복수개의그룹의그룹순서를섞고, 각그룹내 비트들의비트순서를섞어생성한난수를출력한다.

    Abstract translation: 用于转换的随机数或由二进制随机数转换为二进制数的方法和设备公开了一种用于计算的概率。 二进制随机数转换装置,然后均匀地分布所述经编码的输入值到所述多个位中,多个混合该组的多个组中的顺序的组的,输出通过混合各组中的比特的比特顺序所产生的随机数。

    캐시 메모리 및 캐시 메모리를 포함하는 어플리케이션 프로세서의 데이터 관리 방법
    5.
    发明公开
    캐시 메모리 및 캐시 메모리를 포함하는 어플리케이션 프로세서의 데이터 관리 방법 审中-实审
    用于管理应用处理器的数据的缓存存储器和方法,包括高速缓存存储器

    公开(公告)号:KR1020140066392A

    公开(公告)日:2014-06-02

    申请号:KR1020120133553

    申请日:2012-11-23

    CPC classification number: G06F12/0893 G06F2212/225 Y02D10/13

    Abstract: The present invention relates to a cache memory. The cache memory of the present invention comprises a main cache memory which includes a non-volatile random access memory and exchanges data with an external device in a unit of a data line including low-order bit data and high-order bit data; and a subsidiary cache memory which includes a random access memory and stores the low-order bit data of at least some of the data stored in the main cache memory. The main cache memory and the subsidiary cache memory have a single-level cache memory.

    Abstract translation: 本发明涉及一种高速缓存存储器。 本发明的高速缓冲存储器包括:主缓存存储器,其包括非易失性随机存取存储器,并以包含低位位数据和高位位数据的数据线为单位与外部设备交换数据; 以及辅助高速缓冲存储器,其包括随机存取存储器,并且存储存储在主高速缓冲存储器中的至少一些数据的低位位数据。 主缓存存储器和辅助高速缓冲存储器具有单级缓存存储器。

    멀티코어 프로세서에서 수행되는 프로그램의 컴파일 방법, 멀티코어 프로세서의 태스크 매핑 방법 및 태스크 스케줄링 방법
    6.
    发明公开
    멀티코어 프로세서에서 수행되는 프로그램의 컴파일 방법, 멀티코어 프로세서의 태스크 매핑 방법 및 태스크 스케줄링 방법 审中-实审
    用于编译多核处理程序运行的方法,多核处理器的任务映射方法和可重构处理器的任务调度方法

    公开(公告)号:KR1020140046897A

    公开(公告)日:2014-04-21

    申请号:KR1020120113103

    申请日:2012-10-11

    CPC classification number: G06F8/41 G06F8/45 G06F8/40 G06F9/46

    Abstract: Disclosed are a method for compiling a program running on a multi-core processor capable of improving the power saving performance and operation speed of the program by optimizing a communication method assigned to a task according to the size of a scratch pad when the program performed in the multi-core processor is compiled, a method for matting the task of the multi-core processor, and a method for scheduling the task. [Reference numerals] (AA) Start; (BB) End; (S500) Step of generating an initial solution; (S510) Approximate optimization step; (S520) Scheduling step

    Abstract translation: 公开了一种用于编译在多核处理器上运行的程序的方法,其能够通过在程序执行时根据便笺本的大小优化分配给任务的通信方法来提高程序的节电性能和操作速度 多核处理器被编译,用于消除多核处理器的任务的方法,以及调度任务的方法。 (附图标记)(AA)开始; (BB)结束; (S500)生成初始解的步骤; (S510)近似优化步骤; (S520)调度步骤

    프로세싱 요소를 통해 명령어를 처리하는 방법 및 프로세싱 장치
    7.
    发明公开
    프로세싱 요소를 통해 명령어를 처리하는 방법 및 프로세싱 장치 有权
    使用加工元件和加工设备的指导处理方法

    公开(公告)号:KR1020120082674A

    公开(公告)日:2012-07-24

    申请号:KR1020110004094

    申请日:2011-01-14

    CPC classification number: G06F9/30072 G06F9/3842

    Abstract: PURPOSE: A method for processing a command through a processing element and a processing apparatus thereof are provided to realize a DISE(Double Issue Single Execution), thereby rapidly processing a branch statement on the processing element. CONSTITUTION: A branch statement includes a first sentence unit which is a set of instructions to successively execute if a condition is satisfied, and a second sentence unit which is a set of instructions to successively execute if the condition is not satisfied. An instruction fetching unit(320) stores a first instruction and a second instruction in separate spaces of instruction buffer at the same time. A condition comparison unit(340) sets up a flag, which commands execution of the first or the second sentences, in a register assigned to a PE(Processing Element) according to a calculation result of the PE and a comparison result of the condition. A decoder(350) decodes the first or the second instructions saved in the instruction buffer according to the flag.

    Abstract translation: 目的:提供一种通过处理元件处理命令的方法及其处理装置,以实现DISE(双问题单执行),从而快速处理处理元件上的分支语句。 构成:分支语句包括第一句子单元,其是如果条件被满足则连续执行的一组指令,以及第二句子单元,其是如果条件不满足则连续执行的一组指令。 指令取出单元(320)同时在指令缓冲器的分离空间中存储第一指令和第二指令。 条件比较单元(340)根据PE的计算结果和条件的比较结果,在分配给PE(处理单元)的寄存器中设置命令执行第一或第二句子的标志。 解码器(350)根据标志解码存储在指令缓冲器中的第一或第二指令。

    캐스캐이드 버스 매트릭스를 갖는 통신 구조 합성 방법 및그 시스템
    8.
    发明授权
    캐스캐이드 버스 매트릭스를 갖는 통신 구조 합성 방법 및그 시스템 有权
    具有级联总线矩阵结构的通信体系结构及其系统的合成方法

    公开(公告)号:KR100924012B1

    公开(公告)日:2009-10-28

    申请号:KR1020080015539

    申请日:2008-02-20

    Abstract: 본 발명은 캐스캐이드 버스 매트릭스를 갖는 통신 구조 합성 방법 및 그 시스템에 관한 것으로, 구체적으로 통신을 수행하는 각각의 송신단과 수신단의 연결조건, 상기 각 송신단 및 상기 각 수신단의 성능조건을 입력받는 입력부; 상기 연결조건 중 둘 이상의 연결조건을 포함하는 복수의 그룹을 생성하는 그룹생성부; 상기 생성된 복수의 그룹별로 중간노드를 생성하고, 상기 생성된 중간노드가 상기 연결조건을 만족시키도록 상기 중간노드의 위치 및 종류를 결정하는 통신구조결정부; 및 상기 통신구조결정부에서 생성된 중간노드에 의해 결정되는 통신 구조에 대한 성능평가를 수행하는 성능평가부;를 포함하고, 상기 그룹생성부는 상기 성능평가부에 의한 성능평가 결과 상기 통신구조결정부에서 결정된 통신 구조가 최적의 값이 아니라고 판단되는 경우, 상기 생성된 그룹을 소정의 변형 방법에 따라 변형하여 새로이 생성하는 것을 특징으로 하는 캐스캐이드 버스 매트릭스를 갖는 통신구조합성시스템 및 그에 의해 수행되는 통신구조합성방법에 관한 것이다.
    본 발명에 따르면, 복수의 마스터, 슬레이브 간의 통신에 적합한 최적의 통신구조를 생성할 수 있는 장점이 있다.
    통신구조합성

    Abstract translation: 提供了一种用于合成具有级联总线矩阵的通信架构的方法和系统,以产生适于多个主机和从机之间的通信的最佳通信架构。 输入单元(210)接收发送端与进行通信的接收端之间的连接状况,以及各发送端和各接收端的性能状况。 组生成单元(220)生成包括两个以上的连接条件的多个组。 通信结构确定单元(230)通过多个组生成中间节点,并确定中间节点的位置和类型,使得它们满足连接条件。 性能评估单元(240)对由中间节点确定的通信架构执行性能评估。

    가변장 복호화 장치 및 방법
    10.
    发明授权
    가변장 복호화 장치 및 방법 有权
    用于可变长度解码的装置和系统

    公开(公告)号:KR101118089B1

    公开(公告)日:2012-03-09

    申请号:KR1020090121194

    申请日:2009-12-08

    CPC classification number: H03M7/425

    Abstract: 가변장복호화장치및 방법이개시되어있다. 가변장복호화장치는입력데이터에대응하는심볼이가변장코드트리의상위그룹에포함되어있는지하위그룹에포함되어있는지를판단하고, 심볼이하위그룹에포함되어있는경우심볼이포함된서브그룹에대응하는룩업테이블정보를검출하는제 1 연산부및 제 1 연산부로부터룩업테이블정보가수신되면그 룩업테이블정보에대응하는룩업테이블을검색하여심볼을검출하는제 2 연산부를포함한다. 따라서, 가변장복호화장치의효율적인구성및 신속한복호화처리를달성할수 있다.

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