Abstract:
본 발명의 일 실시 예는, 이진인공신경망이 아날로그 회로로 구현되어 공정변이에 따른 인식률 성능 저하가 발생되더라도, 발생된 인식률 성능 저하를 거의 완벽한 수준으로 회복시킬 수 있는, 아날로그 이진인공신경망 회로에서 활성도 조절을 통한 공정변이 보상방법을 개시한다.
Abstract:
The present invention relates to a cache memory. The cache memory of the present invention comprises a main cache memory which includes a non-volatile random access memory and exchanges data with an external device in a unit of a data line including low-order bit data and high-order bit data; and a subsidiary cache memory which includes a random access memory and stores the low-order bit data of at least some of the data stored in the main cache memory. The main cache memory and the subsidiary cache memory have a single-level cache memory.
Abstract:
Disclosed are a method for compiling a program running on a multi-core processor capable of improving the power saving performance and operation speed of the program by optimizing a communication method assigned to a task according to the size of a scratch pad when the program performed in the multi-core processor is compiled, a method for matting the task of the multi-core processor, and a method for scheduling the task. [Reference numerals] (AA) Start; (BB) End; (S500) Step of generating an initial solution; (S510) Approximate optimization step; (S520) Scheduling step
Abstract:
PURPOSE: A method for processing a command through a processing element and a processing apparatus thereof are provided to realize a DISE(Double Issue Single Execution), thereby rapidly processing a branch statement on the processing element. CONSTITUTION: A branch statement includes a first sentence unit which is a set of instructions to successively execute if a condition is satisfied, and a second sentence unit which is a set of instructions to successively execute if the condition is not satisfied. An instruction fetching unit(320) stores a first instruction and a second instruction in separate spaces of instruction buffer at the same time. A condition comparison unit(340) sets up a flag, which commands execution of the first or the second sentences, in a register assigned to a PE(Processing Element) according to a calculation result of the PE and a comparison result of the condition. A decoder(350) decodes the first or the second instructions saved in the instruction buffer according to the flag.
Abstract:
본 발명은 캐스캐이드 버스 매트릭스를 갖는 통신 구조 합성 방법 및 그 시스템에 관한 것으로, 구체적으로 통신을 수행하는 각각의 송신단과 수신단의 연결조건, 상기 각 송신단 및 상기 각 수신단의 성능조건을 입력받는 입력부; 상기 연결조건 중 둘 이상의 연결조건을 포함하는 복수의 그룹을 생성하는 그룹생성부; 상기 생성된 복수의 그룹별로 중간노드를 생성하고, 상기 생성된 중간노드가 상기 연결조건을 만족시키도록 상기 중간노드의 위치 및 종류를 결정하는 통신구조결정부; 및 상기 통신구조결정부에서 생성된 중간노드에 의해 결정되는 통신 구조에 대한 성능평가를 수행하는 성능평가부;를 포함하고, 상기 그룹생성부는 상기 성능평가부에 의한 성능평가 결과 상기 통신구조결정부에서 결정된 통신 구조가 최적의 값이 아니라고 판단되는 경우, 상기 생성된 그룹을 소정의 변형 방법에 따라 변형하여 새로이 생성하는 것을 특징으로 하는 캐스캐이드 버스 매트릭스를 갖는 통신구조합성시스템 및 그에 의해 수행되는 통신구조합성방법에 관한 것이다. 본 발명에 따르면, 복수의 마스터, 슬레이브 간의 통신에 적합한 최적의 통신구조를 생성할 수 있는 장점이 있다. 통신구조합성