公开(公告)号：KR1020130029455A

公开(公告)日：2013-03-22

申请号：KR1020137005785

申请日：2012-03-26

Applicant: 스미토모덴키고교가부시키가이샤

Inventor： 마츠바라히데키 ,  이시하라구니아키

IPC: H01L33/32

CPC classification number: H01L21/50 ,  H01L21/187 ,  H01L24/03 ,  H01L24/05 ,  H01L24/06 ,  H01L24/13 ,  H01L24/16 ,  H01L24/81 ,  H01L33/0079 ,  H01L2224/03002 ,  H01L2224/0401 ,  H01L2224/05624 ,  H01L2224/05644 ,  H01L2224/05655 ,  H01L2224/05666 ,  H01L2224/0603 ,  H01L2224/13144 ,  H01L2224/16225 ,  H01L2224/81005 ,  H01L2924/1033 ,  H01L2924/12041 ,  H01L2924/12042 ,  H01L2924/351 ,  H01L2924/00

Abstract: 본 GaN계 반도체 디바이스(5)의 제조방법은, 이온 주입 분리법을 이용하여, GaN의 열팽창 계수에 대한 비가 0.8 이상 1.2 이하인 열팽창 계수를 갖는 지지 기판(10)과, 지지 기판(10)에 접합된 GaN층(21)을 포함하는 복합 기판(1)을 준비하는 공정과, 복합 기판(1)의 GaN층(21) 위에 1층 이상의 GaN계 반도체층(40)을 성장시키는 공정과, 복합 기판(1)의 지지 기판(10)을 용해 제거하는 공정을 포함한다. 이것에 의해, 특성이 우수한 GaN계 반도체 디바이스를 좋은 수율로 제조할 수 있는 GaN계 반도체 디바이스의 제조방법이 제공된다.

公开(公告)号：KR1020150003359A

公开(公告)日：2015-01-08

申请号：KR1020147032599

申请日：2012-03-26

Applicant: 스미토모덴키고교가부시키가이샤

Inventor： 마츠바라히데키 ,  이시하라구니아키

IPC: H01L33/32

CPC classification number: H01L21/50 ,  H01L21/187 ,  H01L24/03 ,  H01L24/05 ,  H01L24/06 ,  H01L24/13 ,  H01L24/16 ,  H01L24/81 ,  H01L33/0079 ,  H01L2224/03002 ,  H01L2224/0401 ,  H01L2224/05624 ,  H01L2224/05644 ,  H01L2224/05655 ,  H01L2224/05666 ,  H01L2224/0603 ,  H01L2224/13144 ,  H01L2224/16225 ,  H01L2224/81005 ,  H01L2924/1033 ,  H01L2924/12041 ,  H01L2924/12042 ,  H01L2924/351 ,  H01L2924/00

Abstract: 본 GaN계 반도체 디바이스(5)의 제조방법은, 이온 주입 분리법을 이용하여, GaN의 열팽창 계수에 대한 비가 0.8 이상 1.2 이하인 열팽창 계수를 갖는 지지 기판(10)과, 지지 기판(10)에 접합된 GaN층(21)을 포함하는 복합 기판(1)을 준비하는 공정과, 복합 기판(1)의 GaN층(21) 위에 1층 이상의 GaN계 반도체층(40)을 성장시키는 공정과, 복합 기판(1)의 지지 기판(10)을 용해 제거하는 공정을 포함한다. 이것에 의해, 특성이 우수한 GaN계 반도체 디바이스를 좋은 수율로 제조할 수 있는 GaN계 반도체 디바이스의 제조방법이 제공된다.

公开(公告)号：KR1020120114403A

公开(公告)日：2012-10-16

申请号：KR1020127023480

申请日：2012-01-19

Applicant: 스미토모덴키고교가부시키가이샤

Inventor： 교노다카시 ,  이시하라구니아키 ,  하치고아키히로 ,  요시다다카히사 ,  우에노마사키 ,  기야마마코토

IPC: H01L33/32

CPC classification number: H01L33/007 ,  H01L33/0079 ,  H01L33/025

Abstract: 본 반도체 디바이스(5)는 지지 기판(60)과, 지지 기판(60) 상에 배치된 도전층(50)과, 도전층(50) 상에 배치된 적어도 1층의 III족 질화물 반도체층(200)을 포함하고, III족 질화물 반도체층(200) 중 도전층(50)에 인접하는 도전층 인접 III족 질화물 반도체층(200c)은 n형 도전성을 가지며, 전위 밀도가 1×10
7 ㎝
-2 이하이고, 산소 농도가 5×10
18 ㎝
-3 이하이다. 이에 따라, 결정성이 높은 반도체층을 갖는 n-down형의 반도체 디바이스가 제공된다.