公开(公告)号：KR101225332B1

公开(公告)日：2013-01-23

申请号：KR1020117007375

申请日：2009-02-03

Applicant: 스미토모덴키고교가부시키가이샤

Inventor： 하라다신 ,  마스다다케요시 ,  와다게이지 ,  츠모리마사토

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/12

CPC classification number: H01L29/1608 ,  H01L21/02378 ,  H01L21/02433 ,  H01L21/02447 ,  H01L21/02529 ,  H01L21/3003 ,  H01L21/324 ,  H01L29/045 ,  H01L29/0878 ,  H01L29/36 ,  H01L29/6606 ,  H01L29/66068 ,  H01L29/7802 ,  H01L29/94

Abstract: 채널 이동도와 같은 전기적 특성이 우수한 탄화규소 반도체 장치 및 그 제조 방법을 얻을 수 있다. 반도체 장치(1)는, 면방위 {0001}에 대하여 오프각이 50°이상 65°이하인 탄화규소로 이루어지는 기판(2)과, 반도체층으로서의 p형층(4)과 절연막으로서의 산화막(8)을 구비한다. p형층(4)은 기판(2) 상에 형성되며, 탄화규소로 이루어진다. 산화막(8)은 p형층(4)의 표면에 접촉하도록 형성되어 있다. 반도체층과 절연막의 계면(채널 영역과 산화막(8)의 계면)으로부터 10 ㎚ 이내의 영역에 있어서의 질소 원자 농도의 최대치가 1×10
21 cm
-3 이상이다.

公开(公告)号：KR1020120042753A

公开(公告)日：2012-05-03

申请号：KR1020117029381

申请日：2010-09-28

Applicant: 스미토모덴키고교가부시키가이샤

Inventor： 니시구치다로 ,  사사키마코토 ,  하라다신 ,  오키타교코 ,  이노우에히로키 ,  나미카와야스오

IPC: C30B29/36 ,  C30B33/06 ,  H01L21/203

CPC classification number: C30B29/36 ,  C30B23/025 ,  C30B33/06 ,  H01L21/02002 ,  H01L21/02378 ,  H01L21/02529 ,  H01L21/02631 ,  H01L29/1608

Abstract: 탄화 규소로 만들어진 지지부(30c)는 주면(F0)의 적어도 일부에 기복을 갖는다. 탄화 규소로 만들어진 하나 이상의 단결정 기판(11) 각각의 이면(B1)과 지지부(30c)의 기복이 형성된 주면(F0)이 서로 접촉하도록 지지부(30c) 및 하나 이상의 단결정 기판(11)이 중첩된다. 하나 이상의 단결정 기판(11) 각각의 이면(B1)을 지지부(30c)에 접합하기 위해서, 지지부(30c)의 온도가 탄화 규소의 승화 온도를 넘고 또한 하나 이상의 단결정 기판(11) 각각의 온도가 상기 지지부(30c)의 온도 미만이 되도록 지지부(30c) 및 하나 이상의 단결정 기판(11)이 가열된다.

公开(公告)号：KR1020120038508A

公开(公告)日：2012-04-23

申请号：KR1020127004361

申请日：2011-02-25

Applicant: 스미토모덴키고교가부시키가이샤

Inventor： 사사키마코토 ,  하라다신 ,  마스다다케요시 ,  와다게이지 ,  이노우에히로키 ,  니시구치다로 ,  오키타교코 ,  나미카와야스오 ,  호리이다쿠

IPC: H01L21/20 ,  H01L21/02 ,  H01L29/12

CPC classification number: H01L29/7802 ,  H01L21/2007 ,  H01L21/3247 ,  H01L29/045 ,  H01L29/1608 ,  H01L29/66068

Abstract: 제조 비용의 저감을 실현할 수 있는 탄화 규소 기판의 제조 방법은 베이스 기판(10)과 SiC 기판(20)을 준비하는 공정과, 베이스 기판(10)과 SiC 기판(20)을 중첩시킴으로써 적층 기판을 제작하는 공정과, 적층 기판을 가열함으로써 접합 기판(3)을 제작하는 공정과, 베이스 기판(10)의 온도가 SiC 기판(20)의 온도보다 높아지도록 접합 기판(3)을 가열함으로써, 접합 계면(15)에 형성된 보이드(30)를 접합 기판(3)의 두께 방향으로 이동시키는 공정과, 베이스 기판(10)에 있어서 SiC 기판(20)과 반대측의 주면(10B)을 포함하는 영역을 제거함으로써 보이드(30)를 제거하는 공정을 포함한다.

公开(公告)号：KR1020120029442A

公开(公告)日：2012-03-26

申请号：KR1020117031292

申请日：2011-02-25

Applicant: 스미토모덴키고교가부시키가이샤

Inventor： 니시구치다로 ,  하라다신 ,  사사키마코토

IPC: C30B23/02 ,  H01L21/205 ,  C30B29/36

CPC classification number: H01L21/02631 ,  C30B23/025 ,  C30B23/063 ,  C30B23/066 ,  C30B29/36 ,  C30B33/06 ,  H01L21/02378 ,  H01L21/02447 ,  H01L21/02529 ,  H01L21/02658

Abstract: 단결정 탄화규소로 만들어진 제1 및 제2 재료 기판(11, 12)의 각각은, 제1 및 제2 이면과, 제1 및 제2 측면과, 제1 및 제2 표면을 갖는다. 제1 및 제2 이면은 지지부(30)에 접합되어 있다. 제1 및 제2 측면은, 제1 및 제2 표면의 사이에 개구를 갖는 간극을 사이에 두고 서로 대향하고 있다. 개구 상에서 간극을 폐색하는 폐색부(70)가 형성된다. 제1 및 제2 측면으로부터의 승화물을 폐색부(70) 상에 퇴적시킴으로써, 개구를 막는 접합부(BDa)가 형성된다. 폐색부(BDa)가 제거된다. 제1 및 제2 표면 위에 탄화규소 단결정이 성장되게 된다.

公开(公告)号：KR1020120024767A

公开(公告)日：2012-03-14

申请号：KR1020117029809

申请日：2010-09-17

Applicant: 스미토모덴키고교가부시키가이샤

Inventor： 사사키마코토 ,  하라다신 ,  니시구치다로 ,  오키타교코 ,  이노우에히로키 ,  나미카와야스오 ,  후지와라신스케

IPC: C30B29/36 ,  C30B23/02 ,  H01L21/20 ,  H01L21/336

CPC classification number: C30B29/36 ,  C30B23/00 ,  H01L21/02002 ,  Y10T428/192

Abstract: SiC 잉곳(10a)은 4개의 변를 갖는 바닥면(12a)과, 바닥면(12a)으로부터 바닥면(12a)의 방향과 교차하는 방향으로 연장되는 4개의 측면(12b, 12c, 12d, 12e)과, 측면(12b, 12c, 12d, 12e)과 접속되고, 바닥면(12a)과 반대측의 성장면(12f)을 구비한다. 바닥면(12a), 측면(12b, 12c, 12d, 12e) 및 성장면(12f) 중 적어도 하나는 {0001}면, {1-100}면, {11-20}면, 또는 이들 면에 대하여 10˚ 이내의 기울기를 갖는 면이다.

公开(公告)号：KR1020120015428A

公开(公告)日：2012-02-21

申请号：KR1020117013744

申请日：2010-04-06

Applicant: 스미토모덴키고교가부시키가이샤

Inventor： 하라다신 ,  사사키마코토 ,  마스다다케요시

IPC: C30B29/36 ,  C23C16/32 ,  C30B25/20 ,  H01L21/02

CPC classification number: H01L29/7802 ,  B24B7/17 ,  B24B7/228 ,  B24B37/08 ,  B24B37/10 ,  C30B25/20 ,  C30B29/36 ,  H01L21/02378 ,  H01L21/0243 ,  H01L21/02529 ,  H01L21/0465 ,  H01L29/02 ,  H01L29/045 ,  H01L29/063 ,  H01L29/0657 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/78 ,  H01L29/7813 ,  H01L29/808 ,  H01L29/8083 ,  H01L29/812 ,  H01L29/8122 ,  H01L29/8128 ,  H01L29/8611 ,  H01L29/872

Abstract: 기판의 만곡에 따른 반도체 장치의 가공 정밀도의 열화를 억제하는 기판, 박막 형성 기판 및 상기 기판을 이용하여 형성한 반도체 장치, 또한 상기 반도체 장치의 제조 방법을 얻을 수 있다. 본 발명에서의 기판(1)은, 주표면(1a)의 직경이 2인치 이상이며, 주표면(1a)에서의 bow의 값이 -40 ㎛ 이상 -5 ㎛ 이하, 주표면(1a)에서의 warp의 값이 5 ㎛ 이상 40 ㎛ 이하이다. 기판(1)에 있어서 주표면(1a)의 표면 거칠기(Ra)의 값이 1 ㎚ 이하이고, 주표면(1b)의 표면 거칠기(Ra)의 값이 100 ㎚ 이하인 것이 바람직하다.

公开(公告)号：KR1020100118602A

公开(公告)日：2010-11-05

申请号：KR1020107020671

申请日：2004-04-20

Applicant: 스미토모덴키고교가부시키가이샤

Inventor： 후지카와가즈히로 ,  하라다신

IPC: H01L21/265 ,  H01L21/337 ,  H01L29/47

CPC classification number: H01L21/266 ,  H01L21/046 ,  H01L21/0465

Abstract: 고온 하에서 이온을 고에너지로 가속하여 행하는 이온 주입을 가능하게 하고, 반도체 기판(1, 101), 특히 SiC 반도체 기판에 영역 선택적이고, 충분한 깊이로 불순물 주입을 간편히 행할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다. 이 때문에, 본 발명의 반도체 장치의 제조 방법은 반도체 기판(1,101)의 표면에 폴리이미드 수지막(2), 또는, SiO
2 막(107a, 107b)과 금속 박막(105)을 구비하는 마스크층을 형성하는 공정과, 불순물 이온 주입을 행하는 공정을 구비하는 것을 특징으로 한다.

公开(公告)号：KR1020100118590A

公开(公告)日：2010-11-05

申请号：KR1020107019280

申请日：2009-12-11

Applicant: 스미토모덴키고교가부시키가이샤

Inventor： 후지카와가즈히로 ,  다마소히데토 ,  하라다신 ,  나미카와야스오

IPC: H01L21/265 ,  H01L21/337 ,  H01L29/47 ,  H01L29/808

CPC classification number: H01L29/66068 ,  H01L21/0465 ,  H01L29/1066 ,  H01L29/1608 ,  H01L29/8083

Abstract: SiC를 소재로서 채용함으로써 본래 얻어지는 특성을 보다 확실하게 얻는 것이 가능한 반도체 장치인 JFET(1)는, 적어도 상부 표면(14A)이 탄화규소로 이루어지는 웨이퍼(10)와, 상부 표면(14A) 상에 형성된 게이트 컨택트 전극(21)을 구비한다. 웨이퍼(10)는, 상부 표면(14A)을 포함하도록 형성된 이온 주입 영역인 제1 p형 영역(16)을 포함한다. 제1 p형 영역(16)은, 상부 표면(14A)을 포함하도록 배치되는 베이스 영역(16A)과, 돌출 영역(16B)을 포함한다. 베이스 영역(16A)은, 상부 표면(14A)을 따른 방향에서의 폭(w
1 )이, 돌출 영역(16B)의 폭(w
2 )보다도 넓다. 게이트 컨택트 전극(21)은, 평면적으로 보아 그 전체가 제1 p형 영역(16)에 겹쳐지도록, 제1 p형 영역(16)에 접촉하여 배치되어 있다.

Abstract translation: 作为能够获得通过使用SiC作为材料固有地获得的特性的半导体器件的JFET 1包括：晶片10，其中至少上表面14A由碳化硅制成; 和栅极接触电极（21）。 晶片10包括第一p型区域16，该第一p型区域16是形成为包括上表面14A的离子注入区域。 第一p型区域16包括布置成包括上表面14A的基底区域16A和突出区域16B。 基部区域16A在沿着上表面14A的方向上具有宽度w

公开(公告)号：KR100985808B1

公开(公告)日：2010-10-06

申请号：KR1020057023412

申请日：2004-05-21

Applicant: 스미토모덴키고교가부시키가이샤

Inventor： 후지카와카즈히로 ,  하라다신 ,  마츠나미히로유키 ,  기모토츠네노부

IPC: H01L29/78

CPC classification number: H01L29/66901 ,  H01L29/0634 ,  H01L29/1608 ,  H01L29/808

Abstract: 본 발명의 전계 효과 트랜지스터는 SiC 단결정 기판(1)상에 전계 완화층(12) 및 p-형 버퍼층(2)이 형성되어 있다. 전계 완화층(12)은 p-형 버퍼층(2)과 SiC 단결정 기판(1) 사이에서 SiC 단결정 기판(1)과 접하도록 형성되어 있다. p-형 버퍼층(2)상에는 n 형 반도체층(3)이 형성되어 있다. n 형 반도체층(3)상에는 p 형 반도체층(10)이 형성되어 있다. p 형 반도체층(10) 중에는 소정의 간격을 두고 n+형 소스 영역층(4) 및 n+형 드레인 영역층(5)이 형성되어 있다. n+형 소스 영역층(4)과 n+형 드레인 영역층(5) 사이에 위치한 p 형 반도체층(10)의 영역 부분에는 p+형 게이트 영역층(6)이 형성되어 있다.

Abstract translation: 在本发明的场效应晶体管中，在SiC单晶衬底1上形成电场缓和层12和p型缓冲层2。 电场缓和层12形成为与p型缓冲层2和SiC单晶衬底1之间的SiC单晶衬底1接触。 在p型缓冲层2上形成n型半导体层3。 在n型半导体层3上形成p型半导体层10。 在p型半导体层10中，以预定间隔形成n +型源极区域层4和n +型漏极区域层5。 在位于n +型源极区域层4与n +型漏极区域层5之间的p型半导体层10的区域形成有p +型的栅极区域层6。

公开(公告)号：KR1020060006762A

公开(公告)日：2006-01-19

申请号：KR1020057009783

申请日：2004-04-20

Applicant: 스미토모덴키고교가부시키가이샤

Inventor： 후지카와가즈히로 ,  하라다신

IPC: H01L21/265

CPC classification number: H01L21/266 ,  H01L21/046 ,  H01L21/0465

Abstract: A method for manufacturing semiconductor device is disclosed which enables to perform ion implantation at high temperature wherein ions are accelerated by high energy. The method enables to simply perform selective and sufficiently deep impurity implantation into a semiconductor substrate (1, 101), especially into an SiC semiconductor substrate. The method for manufacturing device is characterized by comprising a step for forming a mask layer on a surface of the semiconductor substrate (1, 101) which mask layer is composed of a polyimide resin film (2) or of an SiO2 film (107a, 107b) and a metal thin film (105), and a step for implanting impurity ions.

Abstract translation: 公开了一种制造半导体器件的方法，其能够在高温下执行离子注入，其中离子由高能量加速。 该方法能够简单地对半导体衬底（1,101）进行选择性且足够​​深的杂质注入，特别是进入SiC半导体衬底。 制造装置的方法的特征在于包括在半导体衬底（1,101）的表面上形成掩模层的步骤，该掩模层由聚酰亚胺树脂膜（2）或SiO 2膜（107a，107b）组成 ）和金属薄膜（105），以及用于注入杂质离子的步骤。