公开(公告)号：KR1020160149362A

公开(公告)日：2016-12-28

申请号：KR1020150086019

申请日：2015-06-17

Applicant: 한국전자통신연구원

Inventor： 이자열 ,  이민재 ,  김천수 ,  강재현 ,  허민욱

IPC: H03L7/099 ,  H03L7/081

CPC classification number: H03L7/093 ,  H03L7/085 ,  H03L7/099 ,  H03L7/18

Abstract: 본발명에따른기준클록신호에대응하여출력클록신호를생성하는위상고정루프는, 상기출력클록신호를분주하여분주클록신호를생성하는분주기, 상기기준클록신호및 상기분주클록신호사이의위상차이에대응하는펄스를가지는시간-펄스변환신호를생성하는시간-펄스변환기, 그리고상기출력클록신호를생성하기위한 LC 공진회로를포함하며, 상기시간-펄스변환신호에따라상기 LC 공진회로의시상수에대응하여결정되는상기출력클록신호의주파수를제어하는디지털제어발진기를포함하되, 상기 LC 공진회로의커패시턴스를변경된상태로유지하는변경커패시턴스지속시간은상기기준클록신호및 상기분주클록신호사이의위상차이변화에따라연속적으로제어된다.

Abstract translation: 提供了一种产生对应于参考时钟信号的输出时钟信号的锁相环（PLL）。 锁相环（PLL）包括分频器，其被配置为分频输出时钟信号以产生分频时钟信号;时间脉冲转换器，被配置为产生时间脉冲转换信号，该时间脉冲转换信号具有对应于参考的相位差的脉冲 时钟信号和分频时钟信号;以及数字控制振荡器，包括用于产生输出时钟信号的LC谐振电路，并且被配置为控制被确定为对应于LC谐振电路的时间常数的输出时钟信号的频率， 涉及时间脉冲转换信号，其中根据参考时钟信号和分频时钟信号之间的相位差的变化连续地控制改变的电容的维持时间。

公开(公告)号：KR1020160149361A

公开(公告)日：2016-12-28

申请号：KR1020150086013

申请日：2015-06-17

Applicant: 한국전자통신연구원

Inventor： 이자열 ,  이민재 ,  김천수 ,  강재현 ,  고준수

IPC: H03L7/099 ,  H03L7/085 ,  H03L7/197

CPC classification number: H03K5/135 ,  H03K2005/00052 ,  H03L7/081 ,  H03L2207/50

Abstract: 본발명에따른기준클록신호에대응하여출력클록신호를생성하는위상고정루프는, 상기출력클록신호로부터제 1 시간지연을가지는제 1 인터폴레이터클록신호를생성하는제 1 위상인터폴레이터, 상기출력클록신호로부터제 2 시간지연을가지는제 2 인터폴레이터클록신호를생성하는제 2 위상인터폴레이터, 상기제 1 및제 2 인터폴레이터클록신호들중 하나를소정의비율로선택하도록제어하는인터폴레이터제어신호를생성하는인터폴레이터제어기, 상기인터폴레이터제어신호에따라상기제 1 및제 2 인터폴레이터클록신호들중 하나를선택하는멀티플렉서, 상기제 1 및제 2 인터폴레이터클록신호들중 선택된하나를분주하여분주클록신호를생성하는분주기, 그리고상기기준클록신호및 상기분주클록신호사이의위상차이에대응하여상기출력클록신호의주파수를제어하는디지털제어발진기를포함한다.

Abstract translation: 提供了一种产生对应于参考时钟信号的输出时钟信号的锁相环（PLL），PLL包括第一相位内插器，其被配置为产生具有来自输出时钟信号的第一时间延迟的第一内插时钟信号，以及 第二相位插值器被配置为产生具有来自输出时钟信号的第二时间延迟的第二内插时钟信号。 基于多路复用第一内插时钟信号和第二内插时钟信号，PLL控制输出时钟信号的频率。