公开(公告)号：KR102130366B1

公开(公告)日：2020-06-30

申请号：KR1020160168469

申请日：2016-12-12

Applicant: 한국전자통신연구원 ,  주식회사 케이티샛

Inventor： 김태희 ,  고준수 ,  이병선

IPC: G01S19/02

公开(公告)号：KR1020160149361A

公开(公告)日：2016-12-28

申请号：KR1020150086013

申请日：2015-06-17

Applicant: 한국전자통신연구원

Inventor： 이자열 ,  이민재 ,  김천수 ,  강재현 ,  고준수

IPC: H03L7/099 ,  H03L7/085 ,  H03L7/197

CPC classification number: H03K5/135 ,  H03K2005/00052 ,  H03L7/081 ,  H03L2207/50

Abstract: 본발명에따른기준클록신호에대응하여출력클록신호를생성하는위상고정루프는, 상기출력클록신호로부터제 1 시간지연을가지는제 1 인터폴레이터클록신호를생성하는제 1 위상인터폴레이터, 상기출력클록신호로부터제 2 시간지연을가지는제 2 인터폴레이터클록신호를생성하는제 2 위상인터폴레이터, 상기제 1 및제 2 인터폴레이터클록신호들중 하나를소정의비율로선택하도록제어하는인터폴레이터제어신호를생성하는인터폴레이터제어기, 상기인터폴레이터제어신호에따라상기제 1 및제 2 인터폴레이터클록신호들중 하나를선택하는멀티플렉서, 상기제 1 및제 2 인터폴레이터클록신호들중 선택된하나를분주하여분주클록신호를생성하는분주기, 그리고상기기준클록신호및 상기분주클록신호사이의위상차이에대응하여상기출력클록신호의주파수를제어하는디지털제어발진기를포함한다.

Abstract translation: 提供了一种产生对应于参考时钟信号的输出时钟信号的锁相环（PLL），PLL包括第一相位内插器，其被配置为产生具有来自输出时钟信号的第一时间延迟的第一内插时钟信号，以及 第二相位插值器被配置为产生具有来自输出时钟信号的第二时间延迟的第二内插时钟信号。 基于多路复用第一内插时钟信号和第二内插时钟信号，PLL控制输出时钟信号的频率。