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Patent Agency Ranking
公开(公告)号：KR1020160149361A
公开(公告)日：2016-12-28
申请号：KR1020150086013
申请日：2015-06-17
Applicant: 한국전자통신연구원
CPC classification number: H03K5/135 , H03K2005/00052 , H03L7/081 , H03L2207/50
Abstract: 본발명에따른기준클록신호에대응하여출력클록신호를생성하는위상고정루프는, 상기출력클록신호로부터제 1 시간지연을가지는제 1 인터폴레이터클록신호를생성하는제 1 위상인터폴레이터, 상기출력클록신호로부터제 2 시간지연을가지는제 2 인터폴레이터클록신호를생성하는제 2 위상인터폴레이터, 상기제 1 및제 2 인터폴레이터클록신호들중 하나를소정의비율로선택하도록제어하는인터폴레이터제어신호를생성하는인터폴레이터제어기, 상기인터폴레이터제어신호에따라상기제 1 및제 2 인터폴레이터클록신호들중 하나를선택하는멀티플렉서, 상기제 1 및제 2 인터폴레이터클록신호들중 선택된하나를분주하여분주클록신호를생성하는분주기, 그리고상기기준클록신호및 상기분주클록신호사이의위상차이에대응하여상기출력클록신호의주파수를제어하는디지털제어발진기를포함한다.
Abstract translation: 提供了一种产生对应于参考时钟信号的输出时钟信号的锁相环（PLL），PLL包括第一相位内插器，其被配置为产生具有来自输出时钟信号的第一时间延迟的第一内插时钟信号，以及 第二相位插值器被配置为产生具有来自输出时钟信号的第二时间延迟的第二内插时钟信号。 基于多路复用第一内插时钟信号和第二内插时钟信号，PLL控制输出时钟信号的频率。
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公开(公告)号：KR1020170083816A
公开(公告)日：2017-07-19
申请号：KR1020160003157
申请日：2016-01-11
Applicant: 한국전자통신연구원
CPC classification number: H03L7/0991 , H03L7/081 , H03L7/085 , H03L7/091 , H03L7/093 , H03L7/18 , H03L7/183
Abstract: 본발명은스퍼(spurious) 잡음을최소화할수 있도록한 디지털위상고정루프에관한것이다. 본발명의실시예에의한디지털위상고정루프는디지털코드에대응하여출력발진신호를생성하기위한디지털제어발진기와, 위상제어부로부터의위상제어코드에대응하여상기출력발진신호를위상보간하기위한위상변조부와, 기준클럭신호와상기위상변조부로부터출력되는변조클럭신호의시간차를이용하여에러코드를생성하기위한시간디지털변환부와, 상기위상제어코드및 상기에러코드에대응하여상기위상보간시발생되는위상천이에러를보상하기위한딜레이코드를생성하는에러검출부와, 상기기준클럭신호및 상기변조클럭신호중 적어도하나를지연하여상기시간디지털변환부로공급하기위한지연부와, 상기딜레이코드에대응하여상기지연부를제어하기위한제 1디코더를구비한다.
Abstract translation: 数字锁相环技术领域本发明涉及一种使寄生噪声最小化的数字锁相环。 数字锁相环根据本发明的一个实施例环路是一个数字控制振荡器，并且响应于所述码相位的相位控制robuteoui相位控制的相位内插的输出振荡信号调制器，用于响应产生输出振荡信号提供给所述数字代码部分 时间数字转换器，用于通过使用参考时钟信号和从相位调制器输出的调制时钟信号之间的时间差来产生错误代码; 延迟单元，用于延迟参考时钟信号和调制时钟信号中的至少一个，并将延迟后的信号提供给时间数字转换单元; 和一个用于控制单元的第一个解码器。
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公开(公告)号：KR1020110116854A
公开(公告)日：2011-10-26
申请号：KR1020100036506
申请日：2010-04-20
Applicant: 한국전자통신연구원 , 고려대학교 산학협력단
IPC: H02J7/00
Abstract: 본 발명은 무선 전력 전송 장치에 있어서, 제 1 공진기 및 상기 제 1 공진기와 공진하여 유도 전력이 발생되는 제 2 공진기와 상기 제 1 공진기간의 전송효율을 변화시키기 위해 상기 제 1 공진기의 임피던스 값을 조절하는 조절부를 포함하는 것을 특징으로 하는 무선 전력 전송 장치를 제공한다.
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公开(公告)号：KR1020110116834A
公开(公告)日：2011-10-26
申请号：KR1020100036481
申请日：2010-04-20
Applicant: 한국전자통신연구원 , 고려대학교 산학협력단
Abstract: 본 발명은 안테나에 관한 것으로, 보다 구체적으로는 선형 테이퍼드 슬롯 안테나와 그 배열 안테나(Array antenna)의 설계에 관한 것이다. 본 발명에 따르면, 선형 테이퍼드 슬롯 안테나(LTSA)에 있어서, 선형 테이퍼드 구조의 제 1 슬롯 및 제 2 슬롯을 포함하는 것을 특징으로 하는 선형 테이퍼드 슬롯 안테나(LTSA)가 제공된다.
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公开(公告)号：KR1020160149362A
公开(公告)日：2016-12-28
申请号：KR1020150086019
申请日：2015-06-17
Applicant: 한국전자통신연구원
Abstract: 본발명에따른기준클록신호에대응하여출력클록신호를생성하는위상고정루프는, 상기출력클록신호를분주하여분주클록신호를생성하는분주기, 상기기준클록신호및 상기분주클록신호사이의위상차이에대응하는펄스를가지는시간-펄스변환신호를생성하는시간-펄스변환기, 그리고상기출력클록신호를생성하기위한 LC 공진회로를포함하며, 상기시간-펄스변환신호에따라상기 LC 공진회로의시상수에대응하여결정되는상기출력클록신호의주파수를제어하는디지털제어발진기를포함하되, 상기 LC 공진회로의커패시턴스를변경된상태로유지하는변경커패시턴스지속시간은상기기준클록신호및 상기분주클록신호사이의위상차이변화에따라연속적으로제어된다.
Abstract translation: 提供了一种产生对应于参考时钟信号的输出时钟信号的锁相环（PLL）。 锁相环（PLL）包括分频器，其被配置为分频输出时钟信号以产生分频时钟信号;时间脉冲转换器，被配置为产生时间脉冲转换信号，该时间脉冲转换信号具有对应于参考的相位差的脉冲 时钟信号和分频时钟信号;以及数字控制振荡器，包括用于产生输出时钟信号的LC谐振电路，并且被配置为控制被确定为对应于LC谐振电路的时间常数的输出时钟信号的频率， 涉及时间脉冲转换信号，其中根据参考时钟信号和分频时钟信号之间的相位差的变化连续地控制改变的电容的维持时间。
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