公开(公告)号：FR3041119B1

公开(公告)日：2017-09-29

申请号：FR1558481

申请日：2015-09-11

Applicant: COMMISSARIAT ENERGIE ATOMIQUE

Inventor： POSSEME NICOLAS ,  BARNOLA SEBASTIEN ,  PIMENTA BARROS PATRICIA ,  SARRAZIN AURELIEN

IPC: G03F7/20 ,  C09D153/00

公开(公告)号：FR2968122A1

公开(公告)日：2012-06-01

申请号：FR1004655

申请日：2010-11-30

Applicant: COMMISSARIAT ENERGIE ATOMIQUE

Inventor： BARNOLA SEBASTIEN ,  BELLEDENT JEROME

IPC: H01L21/027 ,  H01L21/308

Abstract: Le substrat (1) est muni d'une couche en premier matériau (2), un premier masque de gravure (4), une couche de recouvrement (3) et un deuxième masque de gravure. La couche de recouvrement (3) a une zone principale recouverte et une zone secondaire découverte. La zone secondaire de la couche de recouvrement (3) est gravée partiellement via le deuxième masque de gravure pour former un motif en saillie. Des espaceurs latéraux sont formés autour du motif en saillie définissant un troisième masque de gravure. Le deuxième masque de gravure est éliminé. La couche de recouvrement (3) est gravée au moyen du troisième masque de gravure pour former un motif en saillie dans la couche de recouvrement (3) et découvrir le premier masque de gravure (4) et le premier matériau (2). La couche en premier matériau (2) est gravée pour former le motif en premier matériau (2).

公开(公告)号：FR3030875B1

公开(公告)日：2022-10-14

申请号：FR1463145

申请日：2014-12-22

Applicant: COMMISSARIAT ENERGIE ATOMIQUE

Inventor： LANDIS STEPHAN ,  POSSEME NICOLAS ,  BARNOLA SEBASTIEN ,  DAVID THIBAUT

IPC: H01L21/265 ,  H01L21/302

公开(公告)号：FR3052294A1

公开(公告)日：2017-12-08

申请号：FR1655090

申请日：2016-06-03

Applicant: COMMISSARIAT ENERGIE ATOMIQUE

Inventor： LANDIS STEPHAN ,  BARNOLA SEBASTIEN ,  DAVID THIBAUT ,  NOURI LAMIA ,  POSSEME NICOLAS

IPC: H01L21/3065 ,  H01L21/266

Abstract: L'invention porte notamment sur un procédé de formation de reliefs à la surface (101) d'un substrat (100), le procédé comprenant au moins les étapes suivantes: - une première implantation d'ions dans le substrat (100) selon une première direction (112) ; - une deuxième implantation d'ions dans le substrat (100) selon une deuxième direction (132) différente de la première direction (112); - au moins l'une des première et deuxième implantations est réalisée à travers au moins un masque (121, 221) présentant au moins un motif (120, 220); - une gravure de zones (106, 108, 208) du substrat (100) ayant reçu par implantation une dose supérieure ou égale à un seuil, sélectivement aux zones (107, 109) du substrat (100) n'ayant pas reçu par implantation une dose supérieure audit seuil ; les paramètres des première et deuxième implantations étant réglées de manière à ce que uniquement des zones (106, 108, 208) du substrat (100) ayant été implantées à la fois lors de la première implantation et lors de la deuxième implantation reçoivent une dose supérieure ou égale audit seuil.

公开(公告)号：FR2990794B1

公开(公告)日：2016-11-18

申请号：FR1201412

申请日：2012-05-16

Applicant: COMMISSARIAT ENERGIE ATOMIQUE

Inventor： ANDRIEU FRANCOIS ,  BARNOLA SEBASTIEN ,  BELLEDENT JEROME

IPC: H01L21/306 ,  H01L21/28 ,  H01L21/336 ,  H01L21/77 ,  H01L27/06

公开(公告)号：FR3025939A1

公开(公告)日：2016-03-18

申请号：FR1458758

申请日：2014-09-17

Applicant: COMMISSARIAT ENERGIE ATOMIQUE

Inventor： POSSEME NICOLAS ,  ARVET CHRISTIAN ,  BARNOLA SEBASTIEN

IPC: H01L21/306 ,  H01L21/335 ,  H01L29/739

Abstract: La présente invention concerne un procédé de gravure d'une couche diélectrique (240) située en surface d'une structure tridimensionnelle formée sur une face d'un substrat orientée suivant un plan de substrat, qui comprend une étape d'implantation d'ions de sorte à créer une couche superficielle dans la couche diélectrique (240), de manière directionnelle. Cette couche superficielle n'est ainsi pas formée partout. Ensuite, la couche en question est enlevée sauf au niveau des zones prédéfinies, telles des flancs de grille de transistor. On procède à une gravure sélective de la couche diélectrique (240) vis-à-vis du matériau de la partie résiduelle de la couche superficielle et vis-à-vis du matériau de la face du substrat. Application à la fabrication d'espaceurs de grille de transistors FinFET

公开(公告)号：FR2968122B1

公开(公告)日：2012-12-07

申请号：FR1004655

申请日：2010-11-30

Applicant: COMMISSARIAT ENERGIE ATOMIQUE

Inventor： BARNOLA SEBASTIEN ,  BELLEDENT JEROME

IPC: H01L21/027 ,  H01L21/308

公开(公告)号：FR2960700A1

公开(公告)日：2011-12-02

申请号：FR1002307

申请日：2010-06-01

Applicant: COMMISSARIAT ENERGIE ATOMIQUE

Inventor： BELLEDENT JEROME ,  PAIN LAURENT ,  BARNOLA SEBASTIEN

IPC: H01L21/027 ,  G03F7/09 ,  H01L21/762 ,  H01L21/768

Abstract: L'invention concerne la lithographie pour la réalisation de deux réseaux de conducteurs reliés par des vias, dans des circuits intégrés de microélectronique. Le procédé comprend, après la formation d'un premier réseau de conducteurs enterrés (102) sous une couche isolante (108) : - le dépôt et la gravure d'une couche sacrificielle sur un substrat, - la formation d'espaceurs le long de tous les bords des éléments de la couche sacrificielle ainsi gravée ; puis l'enlèvement de cette couche ; - la gravure d'une couche de masquage. Puis, on effectue deux gravures successives de la couche isolante, sur deux profondeurs successives, l'une définissant la profondeur des conducteurs du deuxième réseau, l'autre définissant un complément de profondeur nécessaire aux endroits souhaités pour les vias. L'une des gravures est définie par la couche de masquage (110) et elle correspond aux emplacements des conducteurs du deuxième réseau ; l'autre est définie à la fois par les espaceurs et par des ouvertures dans une couche gravée par lithographie et elle correspond aux emplacements des vias. L'ordre des gravures est indifférent. Enfin, après les deux gravures, les régions gravées dans le matériau isolant du substrat sont remplies d'un matériau conducteur (130) qui forme en même temps les conducteurs et les vias.

公开(公告)号：FR3051597B1

公开(公告)日：2019-11-08

申请号：FR1654554

申请日：2016-05-20

Applicant: COMMISSARIAT ENERGIE ATOMIQUE

Inventor： GRENOUILLET LAURENT ,  BARNOLA SEBASTIEN ,  JAUD MARIE-ANNE ,  MAZURIER JEROME ,  POSSEME NICOLAS

IPC: H01L21/8232 ,  H01L27/085

Abstract: L'invention porte notamment sur un procédé de réalisation sur un même substrat (100) d'au moins un premier transistor et d'au moins un deuxième transistor présentant des caractéristiques différentes, le procédé comprenant au moins les étapes suivantes : - Réalisation sur un substrat (100) d'au moins un premier motif (200) de grille et d'au moins un deuxième motif (300) de grille; - Dépôt sur le premier et le deuxième motif (200, 300) de grille d'au moins : une première couche de protection (500) et une deuxième couche de protection (600) surmontant la première couche de protection (500) et faite en un matériau différent de celui de la première couche de protection (500) et; - Masquage du deuxième motif (300) de grille par une couche de masquage (700) ; - Gravure isotrope de la deuxième couche de protection (600) ; - Retrait de la couche de masquage (700); - Gravure anisotrope de la deuxième couche de protection (600) sélectivement à la première couche de protection (500).

公开(公告)号：FR3025938A1

公开(公告)日：2016-03-18

申请号：FR1458759

申请日：2014-09-17

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS SA ,  ST MICROELECTRONICS CROLLES 2

Inventor： ARVET CHRISTIAN ,  BARNOLA SEBASTIEN ,  LAGRASTA SEBASTIEN ,  POSSEME NICOLAS

IPC: H01L21/30 ,  H01L21/335 ,  H01L29/772

Abstract: L'invention concerne la réalisation d'espaceurs (230) au niveau de flancs (206,207) d'une grille (200) de transistor, comprenant une étape de formation d'une couche diélectrique (231) recouvrant la grille (200) et une zone périphérique (220, 221) d'une couche de matériau semi-conducteur (212) entourant la grille (200) comprenant les étapes suivantes : - formation d'une couche superficielle (232) recouvrant la grille (200) et la zone périphérique ; - enlèvement partiel de la couche superficielle (232) configuré pour enlever totalement la couche superficielle (232) au niveau de la zone périphérique (220, 221) tout en préservant une partie résiduelle (234) de la couche superficielle (232) au niveau des flancs (206,207) ; - gravure sélective de la couche diélectrique (231) vis-à-vis du matériau de la partie résiduelle (234) de la couche superficielle (232) et vis-à-vis du matériau semi-conducteur (212).