公开(公告)号：GB2486378B8

公开(公告)日：2016-03-23

申请号：GB201205684

申请日：2010-09-08

Applicant: IBM

Inventor： ARSOVSKI IGOR ,  BRACERAS GEORGE ,  HOULE ROBERT M ,  PILO HAROLD

IPC: G11C7/04 ,  G11C7/08 ,  G11C7/14 ,  G11C7/22 ,  G11C11/413 ,  G11C11/419

公开(公告)号：GB2486378A8

公开(公告)日：2016-03-23

申请号：GB201205684

申请日：2010-09-08

Applicant: IBM

Inventor： ARSOVSKI IGOR ,  BRACERAS GEORGE ,  HOULE ROBERT M ,  PILO HAROLD

IPC: G11C7/04 ,  G11C7/08 ,  G11C7/14 ,  G11C7/22 ,  G11C11/413 ,  G11C11/419

Abstract: An SRAM delay circuit (14) that tracks bitcell characteristics. A circuit is disclosed that includes an input node for receiving an input signal (13); a reference node (20) for capturing a reference current from a plurality of reference cells (12); a capacitance network (15) having a discharge that is controlled by the reference current; and an output circuit that outputs the input signal with a delay (16), wherein the delay is controlled by the discharge of the capacitance network (15).

公开(公告)号：GB2486378A

公开(公告)日：2012-06-13

申请号：GB201205684

申请日：2010-09-08

Applicant: IBM

Inventor： ARSOVSKI IGOR ,  BRACERAS GEORGE ,  HOULE ROBERT M ,  PILO HAROLD

IPC: G11C7/04 ,  G11C7/08 ,  G11C7/14 ,  G11C7/22 ,  G11C11/413 ,  G11C11/419

Abstract: An SRAM delay circuit (14) that tracks bitcell characteristics. A circuit is disclosed that includes an input node for receiving an input signal (13); a reference node (20) for capturing a reference current from a plurality of reference cells (12); a capacitance network (15) having a discharge that is controlled by the reference current; and an output circuit that outputs the input signal with a delay (16), wherein the delay is controlled by the discharge of the capacitance network (15).

公开(公告)号：DE102012217578A1

公开(公告)日：2013-06-13

申请号：DE102012217578

申请日：2012-09-27

Applicant: IBM

Inventor： HOULE ROBERT M ,  LAMPHIER STEVEN H ,  PILO HAROLD

IPC: G11C5/14

Abstract: Ein Ansatz zum Bereitstellen eines feingranularen Power-Gating eines Speicher-Array wird beschrieben. In einer Ausführungsform sind Stromversorgungsleitungen in einer horizontalen Erstreckung des Speicher-Array parallel zu den Wortleitungen angeordnet, die auf die Zellen zugreifen, die in Zeilen und Spalten des Array angeordnet sind, wobei jede der Versorgungsleitungen durch benachbarte Zellen in dem Speicher gemeinsam verwendet wird. Stromversorgungsleitungen, die eine durch eine der Wortleitungen ausgewählte Zeile aktivieren, werden mit einem vollen Spannungswert versorgt, und Stromversorgungsleitungen, die Zeilen aktivieren, die zu der ausgewählten Zeile benachbart sind, werden mit einem halben Spannungswert versorgt, während die Stromversorgungsleitungen der restlichen Zeilen in dem Speicher-Array mit einem durch Power-Gating gesteuerten Spannungswert versorgt werden.

公开(公告)号：DE112010003722B4

公开(公告)日：2015-02-19

申请号：DE112010003722

申请日：2010-09-08

Applicant: IBM

Inventor： ARSOVSKI IGOR ,  BRACERAS GEORGE M ,  HOULE ROBERT M ,  PILO HAROLD

IPC: G11C11/41 ,  G11C11/413

Abstract: SRAM-Einheit mit einer Verzögerungsschaltung, um Charakteristiken von SRAM-Bitzellen darzustellen, wobei die Verzögerungsschaltung umfasst: einen Eingangsknoten zum Empfangen eines Eingangssignals; einen Referenzknoten zum Aufnehmen eines Referenzstromes von einer Vielzahl von Referenzzellen; ein Netz von Kapazitäten mit einer Entladungsrate, die durch den Referenzstrom gesteuert wird; und eine Ausgangsschaltung, die ein Verzögerungssignal ausgibt, das eine verzögerte Version des Eingangssignals ist, wobei das Verzögerungssignal durch die Entladungsrate des Netzes von Kapazitäten gesteuert wird, wobei das Netz von Kapazitäten einen Booster-Kondensator und einen Signalkondensator enthält, der eine logikunabhängige Spannungsdifferenz auf einer Entladungsleitung auf der Grundlage eines Verhältnisses zwischen dem Booster-Kondensator und dem Signalkondensator erzeugt.

公开(公告)号：GB2486378B

公开(公告)日：2014-06-04

申请号：GB201205684

申请日：2010-09-08

Applicant: IBM

Inventor： ARSOVSKI IGOR ,  BRACERAS GEORGE ,  HOULE ROBERT M ,  PILO HAROLD

IPC: G11C7/04 ,  G11C7/08 ,  G11C7/14 ,  G11C7/22 ,  G11C11/413 ,  G11C11/419

公开(公告)号：DE112010003722T5

公开(公告)日：2013-01-10

申请号：DE112010003722

申请日：2010-09-08

Applicant: IBM

Inventor： ARSOVSKI IGOR ,  BRACERAS GEORGE M ,  HOULE ROBERT M ,  PILO HAROLD

IPC: G11C11/41

Abstract: Eine SRAM-Verzögerungsschaltung (14), die die Charakteristiken von Bitzellen darstellt. Eine Schaltung wird beschrieben, die enthält: einen Eingangsknoten zum Empfangen eines Eingangssignals (13); einen Referenzknoten (20) zum Aufnehmen eines Referenzstromes von einer Vielzahl von Referenzzellen (12); ein Netz von Kapazitäten (15) mit einer Entladung, die durch den Referenzstrom gesteuert wird; und eine Ausgangsschaltung, die das Eingangssignal mit einer Verzögerung (16) ausgibt, wobei die Verzögerung durch die Entladung des Netzes von Kapazitäten (15) gesteuert wird.