公开(公告)号：DE102016209540A1

公开(公告)日：2017-01-05

申请号：DE102016209540

申请日：2016-06-01

Applicant: IBM

Inventor： BRACERAS GEORGE M ,  BRINGIVIJAYARAGHAVAN VENKATRAGHAVAN ,  RENGARAJAN KRISHNAN S ,  NAYAK RAHUL

IPC: G11C11/413

Abstract: Vorgehensweisen zum Bereitstellen eines Schreibunterstützungs-Boost für eine Matrix eines statischen Direktzugriffsspeichers (SRAM) werden bereitgestellt. Eine Schaltung enthält einen Schreibtreiber einer Matrix eines statischen Direktzugriffsspeichers (SRAM). Die Schaltung beinhaltet des Weiteren eine Boost-Schaltung, die eine Schreibunterstützungs-Boost-Spannung auf der Grundlage einer Stabilitätsunterstützungseinstellung dynamisch variiert, welche auf eine Wortleitung der Matrix angewendet wird.

公开(公告)号：SG77705A1

公开(公告)日：2001-01-16

申请号：SG1999003828

申请日：1999-08-05

Applicant: IBM

Inventor： BRACERAS GEORGE M ,  COVINO JAMES J ,  HEE RICHARD E ,  PILO HAROLD

IPC: G11C29/00 ,  G01R31/30 ,  G11B5/187 ,  G06F3/033 ,  G09F9/35 ,  G06F13/00 ,  G11B5/39 ,  G06F12/14

Abstract: The disclosed invention provides a circuit and burn-in test method for semiconductor devices that increases the speed of burn-in tests. The present invention accomplishes this by causing each of the devices under test to be tested multiple times (from 2 to 32+ times) during each power cycle. By such multiple cycling of the unit under test, during the power cycle, the total test time is shortened. It has also been found that the devices tested in accordance with the present invention are more efficiently stressed and have a reliability greater than devices passing the prior art tests. In accordance with the invention, the memory or logic devices under test are provided with a respective clock means that will operate each of the devices under test through multiple (from 2 to 32+ times) write and read operations during each power cycle. Data coherency for each read operation is provided as is the inversion of data if any fail is recorded during a read operation. Accordingly, the present invention provides a burn-in test that more efficiently stresses semiconductor devices such as memory or logic units, by a factor of up to 32. The invention utilizes the internal clock of a semiconductor device by cycling that clock x times during the period of each external clock cycle in the burn-in test and simultaneously synchronizes these internal cycles with the test cycle, thereby providing coherent data for each internal cycle.

公开(公告)号：DE102016209540B4

公开(公告)日：2020-06-18

申请号：DE102016209540

申请日：2016-06-01

Applicant: IBM

Inventor： BRACERAS GEORGE M ,  BRINGIVIJAYARAGHAVAN VENKATRAGHAVAN ,  RENGARAJAN KRISHNAN S ,  NAYAK RAHUL

IPC: G11C11/413 ,  G11C8/08

Abstract: Schaltung (400), die aufweist:- einen Schreibtreiber (410) einer Matrix eines statischen Direktzugriffsspeichers (SRAM); und- eine Boost-Schaltung (500; 600), die eine Schreibunterstützungs-Boost-Spannung (431 - 434) auf der Grundlage einer Stabilitätsunterstützungseinstellung, angewendet auf eine Wortleitung (134) der Matrix, dynamisch variiert,- wobei die auf die Wortleitung angewendete Stabilitätsunterstützungseinstellung eine Stabilitätsunterstützungseinstellung von einer Mehrzahl von Stabilitätsunterstützungseinstellungen ist, die von einer Stabilitätsunterstützungsschaltung (415) definiert werden, welche in einem Wortleitungstreiber (405) der Matrix enthalten ist, wobei jede Stabilitätsunterstützungseinstellung jeweils einen Spannungsverringerungswert aufweist, der eine Verringerung einer Wortleitungsspannung (421-424) der Wortleitung gegenüber eines Versorgungsspannungswerts (VCS) vorgibt,- wobei zu jeder Stabilitätsunterstützungseinstellung von der Mehrzahl der Stabilitätsunterstützungseinstellungen ein unterschiedlicher Wert der Schreibunterstützungs-Boost-Spannung gehört, wobei für jede der Stabilitätsunterstützungseinstellungen eine Differenz zwischen der Wortleitungsspannung und der Schreibunterstützungs-Boost-Spannung im Wesentlichen gleich ist.

公开(公告)号：DE112010003722B4

公开(公告)日：2015-02-19

申请号：DE112010003722

申请日：2010-09-08

Applicant: IBM

Inventor： ARSOVSKI IGOR ,  BRACERAS GEORGE M ,  HOULE ROBERT M ,  PILO HAROLD

IPC: G11C11/41 ,  G11C11/413

Abstract: SRAM-Einheit mit einer Verzögerungsschaltung, um Charakteristiken von SRAM-Bitzellen darzustellen, wobei die Verzögerungsschaltung umfasst: einen Eingangsknoten zum Empfangen eines Eingangssignals; einen Referenzknoten zum Aufnehmen eines Referenzstromes von einer Vielzahl von Referenzzellen; ein Netz von Kapazitäten mit einer Entladungsrate, die durch den Referenzstrom gesteuert wird; und eine Ausgangsschaltung, die ein Verzögerungssignal ausgibt, das eine verzögerte Version des Eingangssignals ist, wobei das Verzögerungssignal durch die Entladungsrate des Netzes von Kapazitäten gesteuert wird, wobei das Netz von Kapazitäten einen Booster-Kondensator und einen Signalkondensator enthält, der eine logikunabhängige Spannungsdifferenz auf einer Entladungsleitung auf der Grundlage eines Verhältnisses zwischen dem Booster-Kondensator und dem Signalkondensator erzeugt.

公开(公告)号：DE112010003722T5

公开(公告)日：2013-01-10

申请号：DE112010003722

申请日：2010-09-08

Applicant: IBM

Inventor： ARSOVSKI IGOR ,  BRACERAS GEORGE M ,  HOULE ROBERT M ,  PILO HAROLD

IPC: G11C11/41

Abstract: Eine SRAM-Verzögerungsschaltung (14), die die Charakteristiken von Bitzellen darstellt. Eine Schaltung wird beschrieben, die enthält: einen Eingangsknoten zum Empfangen eines Eingangssignals (13); einen Referenzknoten (20) zum Aufnehmen eines Referenzstromes von einer Vielzahl von Referenzzellen (12); ein Netz von Kapazitäten (15) mit einer Entladung, die durch den Referenzstrom gesteuert wird; und eine Ausgangsschaltung, die das Eingangssignal mit einer Verzögerung (16) ausgibt, wobei die Verzögerung durch die Entladung des Netzes von Kapazitäten (15) gesteuert wird.

公开(公告)号：DE102012221806A1

公开(公告)日：2013-06-06

申请号：DE102012221806

申请日：2012-11-28

Applicant: IBM

Inventor： BRACERAS GEORGE M ,  PETERSON KIRK D ,  PILO HAROLD

IPC: G11C11/413

Abstract: Offenbart wird ein Speicherarray, bei dem für Bitzeilen-Voraufladevorgänge dynamisch die niedrigere von zwei Versorgungsspannungen von zwei Stromversorgungen ausgewählt wird. Im Speicherarray vergleicht ein Spannungsvergleicher die erste Versorgungsspannung auf einer ersten Stromversorgungsschiene mit einer zweiten Versorgungsspannung auf einer zweiten Stromversorgungsschiene und gibt ein Spannungsdifferenzsignal aus. Wenn das Spannungsdifferenzsignal einen ersten Wert besitzt, der angibt, dass die erste Versorgungsspannung gleich oder kleiner als die zweite Versorgungsspannung ist, stellt eine Steuerschaltung sicher, dass die mit einer Speicherzelle verbundenen komplementären Bitzeilen auf die erste Versorgungsspannung voraufgeladen werden. Wenn das Spannungsdifferenzsignal einen zweiten Wert besitzt, der angibt, dass die erste Versorgungsspannung größer als die zweite Versorgungsspannung ist, stellt die Steuerschaltung sicher, dass die komplementären Bitzeilen auf die zweite Versorgungsspannung voraufgeladen werden. Ebenfalls offenbart wird ein zugehöriges Verfahren.