公开(公告)号：WO2013180950A2

公开(公告)日：2013-12-05

申请号：PCT/US2013041047

申请日：2013-05-15

Applicant: IBM

Inventor： ARSOVSKI IGOR ,  DOBSON DANIEL A ,  HEBIG TRAVIS R ,  WISTORT REID A

IPC: G06F12/02 ,  G06F12/00 ,  G11C15/04

CPC classification number: G11C15/04

Abstract: Circuits and methods for performing search operations in a content addressable memory (CAM) array are provided. A system for searching a CAM includes a circuit that selectively activates a main-search (130) of a two stage CAM search while a pre-search (100) of the two stage CAM search is still active.

Abstract translation: 提供了用于在内容可寻址存储器（CAM）阵列中执行搜索操作的电路和方法。 用于搜索CAM的系统包括在两级CAM搜索的预搜索（100）仍然有效时选择性地激活两级CAM搜索的主搜索（130）的电路。

公开(公告)号：GB2501997B

公开(公告)日：2014-03-26

申请号：GB201311046

申请日：2011-11-18

Applicant: IBM

Inventor： ARSOVSKI IGOR ,  PILO HAROLD ,  RAMADURAI VINOD

IPC: G11C7/12 ,  G11C11/412 ,  G11C11/413 ,  G11C11/419

Abstract: A static random access memory (SRAM) write assist circuit with leakage suppression and level control is described. In one embodiment, the SRAM write assist circuit increases the amount of boost provided in a write cycle, while in another embodiment, the SRAM write assist circuit limits the amount of boost provided at higher supply voltages.

公开(公告)号：GB2486378B8

公开(公告)日：2016-03-23

申请号：GB201205684

申请日：2010-09-08

Applicant: IBM

Inventor： ARSOVSKI IGOR ,  BRACERAS GEORGE ,  HOULE ROBERT M ,  PILO HAROLD

IPC: G11C7/04 ,  G11C7/08 ,  G11C7/14 ,  G11C7/22 ,  G11C11/413 ,  G11C11/419

公开(公告)号：GB2486378A8

公开(公告)日：2016-03-23

申请号：GB201205684

申请日：2010-09-08

Applicant: IBM

Inventor： ARSOVSKI IGOR ,  BRACERAS GEORGE ,  HOULE ROBERT M ,  PILO HAROLD

IPC: G11C7/04 ,  G11C7/08 ,  G11C7/14 ,  G11C7/22 ,  G11C11/413 ,  G11C11/419

Abstract: An SRAM delay circuit (14) that tracks bitcell characteristics. A circuit is disclosed that includes an input node for receiving an input signal (13); a reference node (20) for capturing a reference current from a plurality of reference cells (12); a capacitance network (15) having a discharge that is controlled by the reference current; and an output circuit that outputs the input signal with a delay (16), wherein the delay is controlled by the discharge of the capacitance network (15).

公开(公告)号：GB2486378A

公开(公告)日：2012-06-13

申请号：GB201205684

申请日：2010-09-08

Applicant: IBM

Inventor： ARSOVSKI IGOR ,  BRACERAS GEORGE ,  HOULE ROBERT M ,  PILO HAROLD

IPC: G11C7/04 ,  G11C7/08 ,  G11C7/14 ,  G11C7/22 ,  G11C11/413 ,  G11C11/419

Abstract: An SRAM delay circuit (14) that tracks bitcell characteristics. A circuit is disclosed that includes an input node for receiving an input signal (13); a reference node (20) for capturing a reference current from a plurality of reference cells (12); a capacitance network (15) having a discharge that is controlled by the reference current; and an output circuit that outputs the input signal with a delay (16), wherein the delay is controlled by the discharge of the capacitance network (15).

公开(公告)号：DE112013002065T5

公开(公告)日：2015-04-30

申请号：DE112013002065

申请日：2013-05-15

Applicant: IBM

Inventor： ARSOVSKI IGOR ,  DOBSON DANIEL A ,  HEBIG TRAVIS R ,  WISTORT REID A

IPC: G11C15/04 ,  G11C15/00

Abstract: Schaltungen und Verfahren zum Ausführen von Suchoperationen in einem Array aus inhaltsadressierbaren Speichern (CAM) werden bereitgestellt. Ein System zum Durchsuchen eines CAM enthält eine Schaltung, die eine Haupt-Suchaktion (130) einer zweistufigen CAM-Suche selektiv aktiviert, während eine Vorab-Suchaktion (100) der zweistufigen CAM-Suche noch aktiv ist.

公开(公告)号：GB2501997A

公开(公告)日：2013-11-13

申请号：GB201311046

申请日：2011-11-18

Applicant: IBM

Inventor： ARSOVSKI IGOR ,  PILO HAROLD ,  RAMADURAI VINOD

IPC: G11C7/12 ,  G11C11/412 ,  G11C11/413 ,  G11C11/419

Abstract: A static random access memory (SRAM) write assist circuit (400) with leakage suppression and level control is described. In one embodiment, the SRAM write assist circuit (400) increases the amount of boost provided in a write cycle, while in another embodiment, the SRAM write assist circuit (400) limits the amount of boost provided at higher supply voltages.

公开(公告)号：DE112010003722B4

公开(公告)日：2015-02-19

申请号：DE112010003722

申请日：2010-09-08

Applicant: IBM

Inventor： ARSOVSKI IGOR ,  BRACERAS GEORGE M ,  HOULE ROBERT M ,  PILO HAROLD

IPC: G11C11/41 ,  G11C11/413

Abstract: SRAM-Einheit mit einer Verzögerungsschaltung, um Charakteristiken von SRAM-Bitzellen darzustellen, wobei die Verzögerungsschaltung umfasst: einen Eingangsknoten zum Empfangen eines Eingangssignals; einen Referenzknoten zum Aufnehmen eines Referenzstromes von einer Vielzahl von Referenzzellen; ein Netz von Kapazitäten mit einer Entladungsrate, die durch den Referenzstrom gesteuert wird; und eine Ausgangsschaltung, die ein Verzögerungssignal ausgibt, das eine verzögerte Version des Eingangssignals ist, wobei das Verzögerungssignal durch die Entladungsrate des Netzes von Kapazitäten gesteuert wird, wobei das Netz von Kapazitäten einen Booster-Kondensator und einen Signalkondensator enthält, der eine logikunabhängige Spannungsdifferenz auf einer Entladungsleitung auf der Grundlage eines Verhältnisses zwischen dem Booster-Kondensator und dem Signalkondensator erzeugt.

公开(公告)号：GB2486378B

公开(公告)日：2014-06-04

申请号：GB201205684

申请日：2010-09-08

Applicant: IBM

Inventor： ARSOVSKI IGOR ,  BRACERAS GEORGE ,  HOULE ROBERT M ,  PILO HAROLD

IPC: G11C7/04 ,  G11C7/08 ,  G11C7/14 ,  G11C7/22 ,  G11C11/413 ,  G11C11/419

公开(公告)号：DE112010003722T5

公开(公告)日：2013-01-10

申请号：DE112010003722

申请日：2010-09-08

Applicant: IBM

Inventor： ARSOVSKI IGOR ,  BRACERAS GEORGE M ,  HOULE ROBERT M ,  PILO HAROLD

IPC: G11C11/41

Abstract: Eine SRAM-Verzögerungsschaltung (14), die die Charakteristiken von Bitzellen darstellt. Eine Schaltung wird beschrieben, die enthält: einen Eingangsknoten zum Empfangen eines Eingangssignals (13); einen Referenzknoten (20) zum Aufnehmen eines Referenzstromes von einer Vielzahl von Referenzzellen (12); ein Netz von Kapazitäten (15) mit einer Entladung, die durch den Referenzstrom gesteuert wird; und eine Ausgangsschaltung, die das Eingangssignal mit einer Verzögerung (16) ausgibt, wobei die Verzögerung durch die Entladung des Netzes von Kapazitäten (15) gesteuert wird.