公开(公告)号：GB2487846A

公开(公告)日：2012-08-08

申请号：GB201203107

申请日：2010-11-04

Applicant: IBM

Inventor： CHANG JOSEPHINE ,  GUILLORN MICHAEL ,  JOSEPH ERIC ANDREW

IPC: H01L51/05 ,  H01L29/06 ,  H01L29/775 ,  H01L29/78 ,  H01L51/00

Abstract: A field effect transistor (FET) comprises a drain formed of a first material, a source formed of the first material, a channel formed by a nanostructure coupling the source to the drain, and a gate formed between the source and the drain and surrounding the nanostructure.

公开(公告)号：DE112015001462B4

公开(公告)日：2019-01-24

申请号：DE112015001462

申请日：2015-04-15

Applicant: IBM ,  ZEON CORP

Inventor： JOSEPH ERIC ANDREW ,  BANG TO ,  SIKORSKI EDMUND ,  NAKAMURA MASAHIRO ,  MATSUURA GOH

IPC: H01L21/3065 ,  H01L21/308 ,  H01L21/768

Abstract: Verfahren zum Betreiben einer Ätzprozessvorrichtung, das aufweist:Durchführen eines Vorbehandlungsprozesses in einer Ätzprozessvorrichtung, wobei der Vorbehandlungsprozess ein Beschichten von inneren Wänden der Ätzprozessvorrichtung durch Abscheiden eines Fluorkohlenwasserstoff-Polymermaterials beinhaltet, das aus einem Plasma eines Fluorkohlenwasserstoffgases erzeugt worden ist, wobei das Fluorkohlenwasserstoffgas aus CHFund CHFgewählt wird und wobei eine Beschichtung aus dem Fluorkohlenwasserstoff-Polymermaterial auf den inneren Wänden der Ätzprozessvorrichtung ausgebildet wird; undDurchführen zumindest eines Silicium-Ätzprozesses in der Ätzprozessvorrichtung an zumindest einem Substrat, wobei das zumindest eine Substrat jeweils eine strukturierte Maskenschicht (20) beinhaltet, durch die zumindest ein Abschnitt eines Halbleitermaterials physisch freigelegt wird,wobei in dem Silicium-Ätzprozess SFals Ätzmittel eingesetzt wird, wobei der Vorbehandlungsprozess der inneren Wände der Ätzprozessvorrichtung eine Ätzgeschwindigkeit des zumindest einen Silicium-Ätzprozesses um einen positiven Prozentsatz erhöht, wobei der positive Prozentsatz zumindest 50 % während eines ersten Silicium-Ätzprozesses, der nach dem Vorbehandlungsprozess durchgeführt wird, im Verhältnis zu einem vergleichenden Silicium-Ätzprozess beträgt, bei dem selbe Bearbeitungsbedingungen wie bei dem ersten Silicium-Ätzprozess eingesetzt werden und der in einer Ätzprozessvorrichtung ohne jegliche Vorbehandlung durchgeführt wird.

公开(公告)号：DE112015001462T5

公开(公告)日：2017-01-12

申请号：DE112015001462

申请日：2015-04-15

Applicant: IBM ,  ZEON CORP

Inventor： JOSEPH ERIC ANDREW ,  BANG TO ,  SIKORSKI EDMUND ,  NAKAMURA MASAHIRO ,  MATSUURA GOH

IPC: H01L21/3065

Abstract: Eine Vorbehandlung einer Ätzkammer zum Durchführen eines Silicium-Ätzprozesses und eines Bosch-Prozesses kann bewirkt werden, indem ein Abscheidungsprozess unter Einsatz von C5HF7 ausgeführt wird oder indem ein abwechselnder Abscheidungs- und Ätzprozess unter Einsatz von C5H2F6 und SF6 ausgeführt wird. Es ist festgestellt worden, dass die Vorbehandlung der Ätzkammer für den Silicium-Ätzprozess die Ätzgeschwindigkeit von Silicium während eines jeweils ersten Prozesses im Anschluss an die Vorbehandlung ohne nachteilige Auswirkung auf das Ätzprofil um zumindest 50% erhöhen kann, wobei der Erhöhungsfaktor der Ätzgeschwindigkeit im Laufe der Zeit abnimmt. Durch regelmäßiges Durchführen der Vorbehandlung in der Ätzkammer kann der Durchsatz der Ätzkammer ohne nachteilige Auswirkung auf das Ätzprofil der bearbeiteten Substrate erhöht werden.

公开(公告)号：DE112010005210T5

公开(公告)日：2012-11-15

申请号：DE112010005210

申请日：2010-11-04

Applicant: IBM

Inventor： CHANG JOSEPHINE B ,  JOSEPH ERIC ANDREW ,  GUILLORN MICHAEL A

IPC: H01L51/00 ,  H01L51/05

Abstract: Ein Feldeffekttransistor (FET) umfasst eine Drain-Zone, die aus einem ersten Material gebildet ist, eine Source-Zone, die aus dem ersten Material gebildet ist, einen Kanal, der durch eine Nanostruktur gebildet wird, welche die Source- mit der Drain-Zone verbindet, und eine Gate-Zone, welche zwischen der Source- und der Drain-Zone gebildet ist und die Nanostruktur umgibt.

公开(公告)号：GB2497033B

公开(公告)日：2014-06-11

申请号：GB201303963

申请日：2011-07-11

Applicant: IBM ,  MACRONIX INT CO LTD

Inventor： BREITWISCH MATTHEW JOSEPH ,  LAM CHUNG HON ,  LUNG HASIANG-LAN ,  JOSEPH ERIC ANDREW

IPC: H01L45/00

Abstract: An example embodiment disclosed is a phase change memory cell in a semiconductor wafer. The semiconductor wafer includes a first metalization layer (Metal 1). The phase change memory cell includes an insulating substrate defining a non-sublithographic via. The non-sublithographic via is located on the first metalization layer and includes a bottom and a sidewall. Intermediate insulating material is positioned below the insulating substrate. The intermediate insulating material defines a sublithographic aperture passing through the bottom of the non-sublithographic via. A bottom electrode is positioned within the sublithographic aperture, and is composed of conductive non-phase change material. The non-sublithographic via includes phase change material positioned within. The phase change material is electrically coupled to the bottom electrode. A liner is positioned along the sidewall of the non-sublithographic via. The liner is electrically coupled to the phase change material and is composed of the conductive non-phase change material.

公开(公告)号：GB2487846B

公开(公告)日：2013-12-18

申请号：GB201203107

申请日：2010-11-04

Applicant: IBM

Inventor： CHANG JOSEPHINE ,  GUILLORN MICHAEL ,  JOSEPH ERIC ANDREW

IPC: H01L51/05 ,  H01L29/06 ,  H01L29/775 ,  H01L29/78 ,  H01L51/00

Abstract: A field effect transistor (FET) includes a drain formed of a first material, a source formed of the first material, a channel formed by a nanostructure coupling the source to the drain, and a gate formed between the source and the drain and surrounding the nanostructure.

公开(公告)号：DE112011101925T5

公开(公告)日：2013-08-29

申请号：DE112011101925

申请日：2011-07-11

Applicant: IBM ,  MACRONIX INT CO LTD

Inventor： BREITWISCH MATTHEW JOSEPH ,  LAM CHUNG HON ,  JOSEPH ERIC ANDREW ,  LUNG HASIANG-LAN

IPC: H01L45/00

Abstract: Als beispielhafte Ausführungsform wird ein Verfahren zum Herstellen einer Phasenwechsel-Speicherzelle offenbart. Das Verfahren beinhaltet das Bilden einer nicht sublithografischen Durchkontaktierung innerhalb eines isolierenden Substrats. Das isolierende Substrat wird auf derselben Schicht wie eine erste Metallisierungsschicht (Metall 1) eines Halbleiterwafers eingebettet und beinhaltet einen Boden und eine Seitenwand. Durch den Boden der nicht sublithografischen Durchkontaktierung wird eine sublithografische Öffnung gebildet, die sich bis zu einem vergrabenen leitenden Material erstreckt. Die sublithografische Öffnung wird mit einem leitenden nicht phasenveränderlichen Material ausgefüllt. Darüber hinaus wird innerhalb der nicht sublithografischen Durchkontaktierung ein Phasenwechselmaterial abgeschieden.

公开(公告)号：GB2497033A

公开(公告)日：2013-05-29

申请号：GB201303963

申请日：2011-07-11

Applicant: IBM ,  MACRONIX INT CO LTD

Inventor： BREITWISCH MATTHEW JOSEPH ,  LAM CHUNG HON ,  LUNG HASIANG-LAN ,  JOSEPH ERIC ANDREW

IPC: H01L45/00

Abstract: An example embodiment disclosed is a method for fabricating a phase change memory cell. The method includes forming a non-sublithographic via within an insulating substrate. The insulating substrate is embedded on the same layer as a first metalization layer (Metal 1) of a semiconductor wafer, and includes a bottom and a sidewall. A sublithographic aperture is formed through the bottom of the non-sublithographic via and extends to a buried conductive material. The sublithographic aperture is filled with a conductive non-phase change material. Furthermore, phase change material is deposited within the non-sublithographic via.