公开(公告)号：WO2010020578A4

公开(公告)日：2010-04-15

申请号：PCT/EP2009060484

申请日：2009-08-13

Applicant: IBM ,  IBM UK ,  BABICH KATHERINA ,  CHANG JOSEPHINE ,  FULLER NICHOLAS ,  GUILLORN MICHAEL ,  LAUER ISAAC ,  ROOKS MICHAEL

Inventor： BABICH KATHERINA ,  CHANG JOSEPHINE ,  FULLER NICHOLAS ,  GUILLORN MICHAEL ,  LAUER ISAAC ,  ROOKS MICHAEL

IPC: H01L21/60 ,  H01L21/768

CPC classification number: H01L21/76897 ,  H01L21/76816 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A method for fabricating a transistor having self-aligned borderless electrical contacts is disclosed. A gate stack (102, 103) is formed on a silicon region (104). An off-set spacer (112, 114) is formed surrounding the gate stack. A sacrificial layer (222) that includes a carbon-based film is deposited overlying the silicon region, the gate stack, and the off-set spacer. A pattern (326) is defined in the sacrificial layer to define a contact area for the electrical contact. The pattern exposes at least a portion of the gate stack and source/drain. A dielectric layer (530) is deposited overlying the sacrificial layer that has been patterned and the portion of the gate stack that has been exposed. The sacrificial layer that has been patterned is selectively removed to define the contact area at the height that has been defined. The contact area for the height that has been defined is metalized to form the electrical contact.

Abstract translation: 公开了一种用于制造具有自对准无边界电触点的晶体管的方法。 栅极堆叠（102,103）形成在硅区域（104）上。 偏置间隔物（112,114）围绕栅极叠层形成。 包括基于碳的膜的牺牲层（222）被沉积为覆盖硅区域，栅极叠层和偏移间隔物。 图案（326）被限定在牺牲层中以限定用于电接触的接触区域。 该图案暴露出栅极叠层和源极/漏极的至少一部分。 沉积介电层（530），覆盖已经被图案化的牺牲层和已经暴露的栅极叠层的部分。 已经被图案化的牺牲层被选择性地去除以限定在已经限定的高度处的接触区域。 已经定义的高度的接触区域被金属化以形成电接触。

公开(公告)号：DE112011101023B4

公开(公告)日：2015-07-02

申请号：DE112011101023

申请日：2011-05-10

Applicant: IBM

Inventor： CHANG PAUL ,  NARAYANAN VIJAY ,  SLEIGHT JEFFREY ,  CHANG JOSEPHINE

IPC: H01L51/40 ,  B82Y10/00 ,  H01L51/05

Abstract: Verfahren zum Bilden einer selbstausgerichteten Einheit, aufweisend: Abscheiden von Kohlenstoff-Nanoröhren (CNTs) (30) parallel zueinander auf einem kristallinen dielektrischen Lanthanyttriumoxid (20); Isolieren eines Teils des einen Lageort der CNTs umschließenden kristallinen dielektrischen Lanthanyttriumoxids; Bilden von Gate-Dielektrikums- und Gate-Elektroden-Gate-Stapeln (51, 52) auf den CNTs unter Beibehaltung von deren struktureller Integrität; und Bilden von epitaktischen Source- und Drain-Zonen (70) in Kontakt mit Teilen der CNTs auf dem kristallinen dielektrischen Lanthanyttriumoxid, die von den Gate-Dielektrikums- und Gate-Elektroden-Gate-Stapel freiliegen, wobei das Bilden der Gate-Dielektrikums- und Gate-Elektroden-Gate-Stapel ein Bilden isolierter Gate-Stapel parallel zueinander und senkrecht in Bezug auf die CNTs aufweist, wobei die epitaktischen Source- und Drain-Zonen die CNTs kontaktieren und im Wesentlichen in einer axialen und Umfangsrichtung die CTNs umschließen.

公开(公告)号：DE112018003101T5

公开(公告)日：2020-03-26

申请号：DE112018003101

申请日：2018-08-02

Applicant: IBM

Inventor： VAN KESSEL THEODORE ,  CHANG JOSEPHINE ,  HAMANN HENDRIK ,  GERSHON TALIA SIMCHA ,  GUHA SUPRATIK ,  LIU JIAXING

IPC: G01N27/00

Abstract: Bereitgestellt werden energiesparende Sensoren für feuergefährliche Gase unter Verwendung einer Thermoelementbauform. Bei einem Aspekt umfasst ein Sensor für feuergefährliche Gase: mindestens eine erste Elektrode; mindestens eine zweite Elektrode, die aus einem Material gebildet ist, das ungleich dem der ersten Elektrode ist; und ein katalytisches Material an einer aktiven Reaktionsverbindungsstelle zwischen der ersten Elektrode und der zweiten Elektrode, wobei die aktive Reaktionsverbindungsstelle zwischen der ersten Elektrode und der zweiten Elektrode ein Thermoelement bildet. Eine Erkennungseinheit umfasst z.B. mehrere Sensoren und ein Verfahren zum Erkennen von feuergefährlichem Gas unter Verwendung der vorliegenden Sensoren werden ebenfalls bereitgestellt.

公开(公告)号：GB2495606B

公开(公告)日：2015-12-16

申请号：GB201217771

申请日：2012-10-04

Applicant: IBM

Inventor： YAMASHITA TENKO ,  ANDO TAKASHI ,  STANDAERT THEODORUS EDUARDUS ,  KANAKASABAPATHY SIVANANDA ,  KULKARNI PRANITA ,  CHANG JOSEPHINE

IPC: H01L29/78 ,  H01L29/423

Abstract: A transistor, for example a FinFET, includes a gate structure disposed over a substrate. The gate structure has a width and also a length and a height defining two opposing sidewalls of the gate structure. The transistor further includes at least one electrically conductive channel between a source region and a drain region that passes through the sidewalls of the gate structure; a dielectric layer disposed over the gate structure and portions of the electrically conductive channel that are external to the gate structure; and an air gap underlying the dielectric layer. The air gap is disposed adjacent to the sidewalls of the gate structure and functions to reduce parasitic capacitance of the transistor. At least one method to fabricate the transistor is also disclosed.

公开(公告)号：GB2518094A

公开(公告)日：2015-03-11

申请号：GB201423099

申请日：2013-05-15

Applicant: IBM

Inventor： CHANG JOSEPHINE ,  SLEIGHT JEFFERY W

IPC: H01L27/108 ,  B82Y10/00 ,  H01L21/84 ,  H01L27/12 ,  H01L29/06 ,  H01L29/66 ,  H01L29/775 ,  H01L29/94

Abstract: A semiconductor nanowire is formed integrally with a wraparound semiconductor portion (30D) that contacts sidewalls of a conductive cap structure (18) located at an upper portion of a deep trench and contacting an inner electrode (16) of a deep trench capacitor. The semiconductor nanowire (30N) is suspended from above a buried insulator layer (20). A gate dielectric layer (32L) is formed on the surfaces of the semiconductor material structure (30P) including the semiconductor nanowire and the wraparound semiconductor portion. A wraparound gate electrode portion (30D) is formed around a center portion of the semiconductor nanowire and gate spacers (52) are formed. Physically exposed portions of the patterned semiconductor material structure are removed, and selective epitaxy and metallization are performed to connect a source-side end of the semiconductor nanowire to the conductive cap structure.

公开(公告)号：GB2516395A

公开(公告)日：2015-01-21

申请号：GB201420180

申请日：2013-03-29

Applicant: IBM

Inventor： CHANG JOSEPHINE ,  GUILLORN MICHAEL A ,  PRANATHARTHIHARAN BALASUBRAMANIAN ,  SLEIGHT JEFFREY

IPC: H01L21/8234

Abstract: Embodiments of the present invention provide a method of preventing electrical shorting of adjacent semiconductor devices. The method includes forming a plurality of fins (101-104) of a plurality of field-effect-transistors on a substrate (109); forming at least one barrier structure (162) between a first (102) and a second (103) fin of the plurality of fins; and growing an epitaxial film (181-188) from the plurality of fins, the epitaxial film extending horizontally from sidewalls of at least the first and second fins and reaching the barrier structure situating between the first and second fins.

公开(公告)号：GB2494017A

公开(公告)日：2013-02-27

申请号：GB201211842

申请日：2011-05-31

Applicant: IBM

Inventor： SLEIGHT JEFFREY ,  CHANG JOSEPHINE ,  LAUER ISAAC

IPC: H01L21/768 ,  H01L29/06 ,  H01L29/66 ,  H01L29/786 ,  H01L51/05

Abstract: A method for forming a field effect transistor (FET) includes depositing a channel material on a substrate, the channel material comprising one of graphene or a nanostructure; forming a gate over a first portion of the channel material; forming spacers adjacent to the gate; depositing a contact material over the channel material, gate, and spacers; depositing a dielectric material over the contact material; removing a portion of the dielectric material and a portion of the contact material to expose the top of the gate; recessing the contact material; removing the dielectric material; and patterning the contact material to form a self-aligned contact for the FET, the self-aligned contact being located over a source region and a drain region of the FET, the source region and the drain region comprising a second portion of the channel material.

公开(公告)号：DE112018003101B4

公开(公告)日：2021-11-11

申请号：DE112018003101

申请日：2018-08-02

Applicant: IBM

Inventor： VAN KESSEL THEODORE ,  CHANG JOSEPHINE ,  HAMANN HENDRIK ,  GERSHON TALIA SIMCHA ,  GUHA SUPRATIK ,  LIU JIAXING

IPC: G01N25/32 ,  G01N27/00

Abstract: Sensor für feuergefährliche Gase, aufweisend:mindestens eine erste Elektrode;mindestens eine zweite Elektrode, die aus einem Material gebildet ist, das ungleich dem der ersten Elektrode ist;ein inertes Substrat, an dem die mindestens eine erste Elektrode und die mindestens eine zweite Elektrode befestigt sind, wobei die mindestens eine erste Elektrode und die mindestens eine zweite Elektrode jeweils als Streifen eingerichtet sind, die rechtwinklig zueinander auf dem Substrat angeordnet sind; undein katalytisches Material an einer aktiven Reaktionsverbindungsstelle zwischen der mindestens einen ersten Elektrode und der mindestens einen zweiten Elektrode, wo sich die Streifen kreuzen, wobei die aktive Reaktionsverbindungsstelle zwischen der mindestens einen ersten Elektrode und der mindestens einen zweiten Elektrode ein Thermoelement bildet.

公开(公告)号：DE112013001404T5

公开(公告)日：2014-12-11

申请号：DE112013001404

申请日：2013-03-29

Applicant: IBM

Inventor： GUILLORN MICHAEL A ,  PRANATHARTHIHARAN BALASUBRAMANIAN ,  CHANG JOSEPHINE ,  SLEIGHT JEFFREY WILLIAM

IPC: H01L21/336 ,  H01L21/76 ,  H01L29/78

Abstract: Ausführungsformen der vorliegenden Erfindung stellen ein Verfahren zum Verhindern eines elektrischen Kurzschließens von benachbarten Halbleitereinheiten bereit. Das Verfahren beinhaltet ein Bilden einer Mehrzahl von Fins (101 bis 104) einer Mehrzahl von Feldeffekttransistoren auf einem Substrat (109); ein Bilden von wenigstens einer Barrierenstruktur (162) zwischen einem ersten (102) und einem zweiten (103) Fin der Mehrzahl von Fins; sowie ein Aufwachsen einer epitaxialen Dünnschicht (181 bis 188) aus der Mehrzahl von Fins, wobei sich die epitaxiale Dünnschicht horizontal von Seitenwänden von wenigstens dem ersten und dem zweiten Fin aus erstreckt und die Barrierenstruktur erreicht, die sich zwischen dem ersten und dem zweiten Fin befindet.

公开(公告)号：GB2495826B

公开(公告)日：2013-11-20

申请号：GB201218064

申请日：2012-10-09

Applicant: IBM

Inventor： CHANG JOSEPHINE ,  GUILLORN MICHAEL ,  GLODDE MARTIN

IPC: H01L29/06 ,  H01L29/423 ,  H01L51/00 ,  H01L51/05

Abstract: A method to fabricate a carbon nanotube (CNT)-based transistor includes providing a substrate having a CNT disposed over a surface; forming a protective electrically insulating layer over the CNT and forming a first multi-layer resist stack (MLRS) over the protective electrically insulating layer. The first MLRS includes a bottom layer, an intermediate layer and a top layer of resist. The method further includes patterning and selectively removing a portion of the first MLRS to define an opening for a gate stack while leaving the bottom layer; selectively removing a portion of the protective electrically insulating layer within the opening to expose a first portion of the CNT; forming the gate stack within the opening and upon the exposed first portion of the carbon nanotube, followed by formation of source and drain contacts also in accordance with the inventive method so as to expose second and third portions of the CNT.