公开(公告)号：GB2528481A

公开(公告)日：2016-01-27

申请号：GB201413052

申请日：2014-07-23

Applicant: IBM

Inventor： KOEHLER THOMAS ,  LEHNERT FRANK

IPC: G06F9/30 ,  G06F5/06 ,  G06F13/40

Abstract: A processing unit comprises a first storage entity 2 updated at a first clock cycle CLK1 holding a master copy of the processing unit state, and at least two shadow storage entities 3, 3a, 3b being updated with update information of the first storage entity, the shadow storage entity running at a second clock cycle CLK2 slower than the first. The first storage entity is coupled with the shadow storage entities via an intermediate storage entity 4 which provides multiple storage stages 4.1, 4.2, 4.3, 4.4 for buffering consecutive update information. A selection circuitry 5 provides one update information contained in one storage stage to the shadow storage entity with the active clock edge of the second clock cycle to update it. This facilitates efficient and reliable transfer of update information to shadow registers running at a slower clock cycle.

公开(公告)号：GB2496328A

公开(公告)日：2013-05-08

申请号：GB201300337

申请日：2011-05-19

Applicant: IBM

Inventor： KOEHLER THOMAS ,  GAERTNER UTE

IPC: G06F12/10 ,  G06F12/0855 ,  G06F12/1027

Abstract: An improved method for address translation in a system with a address translation unit (1) containing a translation engine (26) configured to perform a translation table fetch and a translation look aside buffer (28) configured to perform a lookup operation for fast address translation,is disclosed. The method comprises performing the lookup operation in the translation look aside buffer (28) based on a first translation request as current translation request, wherein a respective absolute address is returned to a corresponding requestor (LSU, COP, IFU) for the first translation request as translation result in case of a hit; activating the translation engine (26) to perform at least one translation table fetch in case the current translation request does not hit an entry in the translation look aside buffer (28);wherein the translation engine (26) is idle waiting for the at least one translation table fetch to return data, reporting the idle state of the translation engine (26) as lookup under miss condition and accepting a currently pending translation request as second translation request, wherein a lookup under miss sequence is performed in the translation look aside buffer (28) based on said second translation request.

公开(公告)号：DE112011100982B4

公开(公告)日：2018-09-06

申请号：DE112011100982

申请日：2011-05-19

Applicant: IBM

Inventor： KOEHLER THOMAS ,  GAERTNER UTE

IPC: G06F12/10 ,  G06F12/08 ,  G06F12/0855 ,  G06F12/1027

Abstract: Adressumsetzungseinheit zur zur Bearbeitung von priorisierten Anforderungen, aufweisendeine Umsetzungseinrichtung (26), die so konfiguriert ist, dass sie einen Umsetzungstabellenabruf ausführt, undeinen Adressumsetzpuffer (28), der so konfiguriert ist, dass er einen Suchvorgang zur schnellen Adressumsetzung ausführt,wobei der Adressumsetzpuffer (28) einen Suchvorgang zu einer ersten Umsetzungsanforderung mit höchster Priorität als aktueller Umsetzungsanforderung ausführt und im Falle eines Treffers eine entsprechende absolute Adresse als Umsetzungsergebnis für die erste Umsetzungsanforderung an einen entsprechenden Anforderer (LSU, COP, IFU) rücküberträgt;wobei die Umsetzungseinrichtung (26) mindestens einen Umsetzungstabellen-Abrufvorgang ausführt, falls die aktuelle Umsetzungsanforderung keinen Eintrag im Adressumsetzpuffer (28) als Treffer liefert;wobei die Umsetzungseinrichtung (26) in inaktivem Zustand auf die Rückübertragung von Daten aus dem mindestens einen Umsetzungstabellen-Abrufvorgang wartet und den inaktiven Zustand als Bedingung „Suche bei Fehlschlag“ meldet; undwobei eine von mehreren Umsetzungsanforderungen mit aktuell höchster Priorität als zweite Umsetzungsanforderung im gemeldeten Zustand „Suche bei Fehlschlag“ von der Adressumsetzungseinheit sofort angenommen wird und im Adressumsetzpuffer (28) für die zweite Umsetzungsanforderung nach einem Treffer gesucht wird,wobei die die Adressumsetzungseinheit ausgebildet ist, eine Vielzahl von anstehenden Umsetzungsanforderungen als zweite Umsetzungsanforderung zu speichern, um eine Verarbeitungsreihenfolge und/oder eine Reihenfolge der Rückübertragung von Ergebnissen der mehr als einen zweiten Umsetzungsanforderung mit einer Prioritätslogik zu verwalten,wobei als zweite Umsetzungsanforderung der zweiten gespeicherten Umsetzungsanforderungen, diejenige mit der höchsten Priorität behandelt wird, sobald die aktuelle Anforderung abgeschlossen ist.

公开(公告)号：DE4342521C1

公开(公告)日：1995-07-13

申请号：DE4342521

申请日：1993-12-14

Applicant: IBM

Inventor： KOEHLER THOMAS ,  GETZLAFF KLAUS JOERG ,  KOESTER RALPH ,  STOEHR TILMANN ,  KOHLER HELMUT ,  SCHUMACHER NORBERT

IPC: H03M7/30 ,  G06F17/00

Abstract: The method uses source and target registers (15,16,26 to 29) to alternately receive and take out data blocks of predefined lengths. Index symbols are selected from the contacts of the source register and used as addresses of dictionary memory (14) whose entries contain expanded data in the form of variable length character symbols. Data blocks of predefined lengths are formed from the character symbols and stored in target registers. A divider (22), a multiplexer circuit and control circuit dynamically select the target register to alternately load the target register and transmit complete data blocks to memory.

公开(公告)号：GB2496328B

公开(公告)日：2015-07-08

申请号：GB201300337

申请日：2011-05-19

Applicant: IBM

Inventor： KOEHLER THOMAS ,  GAERTNER UTE

IPC: G06F12/10 ,  G06F12/0855 ,  G06F12/1027

公开(公告)号：GB2529394A

公开(公告)日：2016-02-24

申请号：GB201414429

申请日：2014-08-14

Applicant: IBM

Inventor： KOEHLER THOMAS ,  LEHNERT FRANK

IPC: G06F12/10

Abstract: An improved computer system (1) with multiple physical proces­sors (3) supports virtual addressing and shares main memory (5) and a translation lookaside buffer (TLB) (100) for virtual addressing. Virtual processors (3) are dispatched to the physical processors in time slice mode, the virtual proces­sors (3) represented by multiple execution threads, the logical state of all threads of a virtual processor (3) being stored in a state descriptor field in the main memory (5) when the virtual processor (3) is removed from one of the physical processors. Each thread has assigned a thread identifier unique to a virtual processor (3), each virtual processor (3) having an assigned unique state descriptor identifier. The TLB (100) comprises a first storing means (120) storing address transla­tions for the threads of the multiple virtual processors (3) un­der their respective thread identifier and state descriptor identifier; generation means (130) generating a sequence number when an entry in the TLB (100) is cre­ated; second storing means (120) responsive to the generation means (130) storing the sequence number together with a respec­tive thread identifier, state descriptor identifier, and a valid bit in a respective TLB entry, wherein the valid bit indicates if the TLB buffer en­try is valid or not; a state descriptor/thread array (110) stor­ing a dedicated valid bit and the sequence number for each thread identifier of each state descriptor identifier; and hit compare logic means to determine if an address translation is stored in the TLB (100) for a current thread identifier and a current state descriptor identifier by comparing the TLB entries with the en­tries in said state descriptor/thread array (110).

公开(公告)号：DE112011100982T5

公开(公告)日：2013-05-02

申请号：DE112011100982

申请日：2011-05-19

Applicant: IBM

Inventor： KOEHLER THOMAS ,  GAERTNER UTE

IPC: G06F12/10 ,  G06F12/08 ,  G06F12/0855 ,  G06F12/1027

Abstract: Ein verbessertes Verfahren zur Adressumsetzung in einem System mit einer Adressumsetzungseinheit (1), eine Umsetzungseinrichtung (26) aufweisend, die so konfiguriert ist, dass sie einen Umsetzungstabellen-Abrufvorgang ausführt, und einen Adressumsetzpuffer (28), der so konfiguriert ist, dass er einen Suchvorgang zur schnellen Adressumsetzung ausführt, wird offenbart. Das Verfahren weist auf: Ausführen des Suchvorgangs im Adressumsetzpuffer (28) auf der Grundlage einer ersten Umsetzungsanforderung als aktuelle Umsetzungsanforderung, wobei im Falle eines Treffers eine entsprechende absolute Adresse als Umsetzungsergebnis für die erste Umsetzungsanforderung an einen entsprechenden Anforderer (LSU, COP, IFU) rückübertragen wird; Aktivieren der Umsetzungseinrichtung (26) zum Ausführen von mindestens einem Umsetzungstabellen-Abrufvorgang, falls die aktuelle Umsetzungsanforderung keinen Eintrag im Adressumsetzpuffer (28) als Treffer liefert; wobei die Umsetzungseinrichtung (26) in inaktivem Zustand auf die Rückübertragung von Daten aus dem mindestens einen Umsetzungstabellen-Abrufvorgang wartet, Melden des inaktiven Zustands der Umsetzungseinrichtung (26) als Bedingung „Suche bei Fehlschlag” und Annehmen einer aktuell anstehenden Umsetzungsanforderung als zweite Umsetzungsanforderung, wobei auf der Grundlage der zweiten Umsetzungsanforderung eine Sequenz „Suche bei Fehlschlag” im Adressumsetzpuffer (28) ausgeführt wird.

公开(公告)号：GB2455406A

公开(公告)日：2009-06-10

申请号：GB0821864

申请日：2008-12-01

Applicant: IBM

Inventor： FUCHS THOMAS ,  KOEHLER THOMAS ,  SCHLECHTER SIEGMUND

IPC: G06F12/10 ,  G06F9/38 ,  G06F12/1027

Abstract: A memory attached accelerator has a micro architecture comprising at least one co-processor separated from at least one core processor, wherein the co-processor directly uses the instructions of the core processor and directly accesses a main storage using virtual addresses of the core processor. The co-processor includes a Translation Lookaside Buffer (TLB) that preferably comprises at least one entry in the form of tag information stored in a tag register which assigns a virtual address to an absolute memory address. The TLB is preferably divided into compartments of a specified number of entries, each compartment holding translations for a consecutive set of pages representing a data compression dictionary. The tag information is maintained only for the starting page of the dictionary and is loaded and compared only once per operation. In the case of a TLB hit, the respective absolute address is sent to a dedicated cache for fetching the data.