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公开(公告)号：DE112021002897B4
公开(公告)日：2025-02-27
申请号：DE112021002897
申请日：2021-06-01
Applicant: IBM
Inventor： CONNOLLY BRIAN J , KIM KYU-HYOUN
Abstract: Verfahren zum Verwalten von Daten in einem Speicherteilsystem (300), wobei das Verfahren aufweist:Bereitstellen eines Speichermoduls (325), das eine oder mehrere Speichereinheiten (330) zum Speichern von Daten und einen Spannungsregler (380) zum Steuern von Spannungswerten enthält, die der einen oder den mehreren Speichereinheiten (330) zugeführt werden, wobei der Spannungsregler (380) einen ersten Zustand, der Schreib- und Leseoperationen mit der einen oder den mehreren Speichereinheiten (330) zulässt, und einen zweiten Zustand hat, in dem der Spannungsregler (380) mindestens Leseoperationen mit der einen oder den mehreren Speichereinheiten (330) verhindert;Speichern eines Verschlüsselungsschlüsselwerts im Nur-Lese-Speicher (1010) in dem Spannungsregler (380);Kopieren des Verschlüsselungsschlüsselwerts aus dem Nur-Lese-Speicher (1010) in dem Spannungsregler (380) auf ein Spannungsreglerregister (1020);Setzen eines Spannungsregler-Verschlüsselungszeitgebers (1050) für einen Zeitraum;Empfangen, durch den Spannungsregler (380), eines Host-Verschlüsselungsschlüssels von einem System, das entfernt von dem Speichermodul (325) angeordnet ist;Vergleichen des Host-Verschlüsselungsschlüssels mit dem Verschlüsselungsschlüsselwert in dem Spannungsreglerregister;als Reaktion darauf, dass der Host-Verschlüsselungsschlüssel mit dem Verschlüsselungsschlüsselwert übereinstimmt, Zurücksetzen des Spannungsregler-Verschlüsselungszeitgebers, sodass der Spannungsregler (380) in dem ersten Zustand verbleibt;als Reaktion darauf, dass der Host-Verschlüsselungsschlüssel nicht mit dem Verschlüsselungsschlüsselwert übereinstimmt, kein Zurücksetzen des Spannungsregler-Verschlüsselungszeitgebers;Überführen des Spannungsreglers (380) in den zweiten Zustand als Reaktion darauf, dass der Zeitraum des Spannungsregler-Verschlüsselungszeitgebers abläuft; undals Reaktion auf das Überführen in den zweiten Zustand, durch den Spannungsregler (380), Ändern des Spannungswerts, der durch den Spannungsregler (380) der Mehrzahl von Speichereinheiten (330) zugeführt wird, in einen Niedrigspannungswertzustand, wodurch die Daten in der Mehrzahl von Speichereinheiten (330) und zugänglich gemacht werden.
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公开(公告)号：DE112019000211B4
公开(公告)日：2021-08-26
申请号：DE112019000211
申请日：2019-01-15
Applicant: IBM
Inventor： MCILVAIN KEVIN , GLANCY STEPHEN , MAULE WARREN , KIM KYU-HYOUN
Abstract: Arbeitsspeichersystem zum Speichern von Daten, wobei das Arbeitsspeichersystem aufweist:eine Mehrzahl von Arbeitsspeichereinheiten (250, 350), die konfiguriert sind, um Daten zu speichern, wobei jede Arbeitsspeichereinheit (250, 350) eine Mehrzahl von Bits aufweist, wobei die Arbeitsspeichereinheiten (250, 350) konfiguriert und angeordnet sind, um zusammenzuwirken, um auf eine Anforderung zu antworten;eine Arbeitsspeicher-Steuerschaltung (330), die der Mehrzahl von Arbeitsspeichereinheiten (250, 350) zugehörig und konfiguriert ist, um Befehls- und Steuersignale an die Mehrzahl von Arbeitsspeichereinheiten (250, 350) auszugeben;einen Detektor zum Erkennen eines Bitfehlers in einer Operation; undeinen Controller zum Neuzuordnen des Bitfehlers zu einer Ersatz-Bitspur als Reaktion darauf, dass der Detektor den Bitfehler erkennt,wobei die Arbeitsspeicher-Steuerschaltung (330) konfiguriert ist, um Daten in dem Ersatzbit in der Ersatz-Bitspur und die Positionsinformationen in der Ersatz-Bitspur zu lesen, um anzugeben, wo die Daten in dem Ersatzbit in der Ersatz-Bitspur verwendet werden sollen.
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公开(公告)号：DE102016107718A1
公开(公告)日：2016-11-10
申请号：DE102016107718
申请日：2016-04-26
Applicant: IBM
Inventor： HEALY MICHAEL , HUNTER HILLERY , KILMER CHARLES , KIM KYU-HYOUN , MAULE WARREN
IPC: G06F11/08
Abstract: Ein System zum Verwalten von Speichern und ein Verfahren zum Verwalten von Ausgabedaten, die aus einer Speichereinheit stammen, die Daten und Fehlerkorrektur-Codier-Bits (ECC-Bits) speichert, werden beschrieben. Das System enthält eine Steuereinheit zum Empfangen eines Lesebefehls und Steuern einer Speichereinheit auf der Grundlage des Lesebefehls, wobei die Speichereinheit Rohdaten und Fehlerkorrektur-Codier-Bits (ECC-Bits) speichert und die Rohdaten und die ECC-Bits ausgibt, die Speicheradressen entsprechen, die in dem Lesebefehl spezifiziert sind, und einen ECC-Decodierer zum Ausgeben eines Fehlervektors, der den Speicheradressen zugehörig ist, auf der Grundlage der Rohdaten und der ECC-Bits, die den Speicheradressen entsprechen, die durch die Speichereinheit ausgegeben werden, wobei der Fehlervektor, der den Speicheradressen zugehörig ist, Fehler in der Rohdaten angibt, die den Speicheradressen entsprechen. Das System enthält außerdem einen Multiplexer (MUX) zum Ausgeben des Fehlervektors auf der Grundlage einer Auswahl, die in dem Lesebefehl angegeben ist.
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公开(公告)号：GB2511274A
公开(公告)日：2014-09-03
申请号：GB201204881
申请日：2012-03-21
Applicant: IBM
Inventor： RUDRUD PAUL , KIM KYU-HYOUN , SLOAT JACOB
IPC: G06F13/16
Abstract: Correcting duty cycle distortion of data query strobes 172, DQS, signals between memory controller 150 and bursting memory 151 (double data rate DDR memory) by determining a duty cycle correction factor to apply to differential DQS signals. Duty cycle correction module 202 sets the correction factor in register 205. The module can be in DQS channel and the factor is applied: after transmit logic 104 before DQS signal is sent to controller driver 206; before receive logic after DQS signal is received from memory. DQS signals comprise read operations and the correcting factor comprises applying: offset voltages; or two adjustable phase shifters to each of two differential DQS signal. The factor is determined by measuring data eyes for settings between minimum and maximum setting. A delay can be added to rising and falling edges of DQS signals.
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公开(公告)号：DE112011100118T5
公开(公告)日：2012-11-08
申请号：DE112011100118
申请日：2011-01-19
Applicant: IBM
Inventor： KIM KYU-HYOUN , DREPS DANIEL , SORNA MICHAEL , KERR MICHAEL KEVIN , MANN DAVID WILLIAM , MOSSMAN JAMES , TREMAINE ROBERT , GOWER KEVIN , ZEVIN WILLIAM MARK
Abstract: Ein Verfahren und eine Vorrichtung zum Ermitteln der ordnungsgemäßen zeitlichen Abstimmung für das Empfangen einer von einem adressierten Speicherchip auf einem bidirektionalen Data Strobe gesendeten normalen Umschaltung in einem Hostcomputer in einem Speichersystem. Es wird eine Verschiebung in dem Data Strobe hergestellt, entweder durch Ausgabe des Befehls an den adressierten Speicherchip während eines Einarbeitungszeitraums, den Data Strobe in einen bekannten Zustand zu bringen, oder durch Bereitstellen einer Spannungsverschiebung zwischen einer wahren und einer komplementären Phase in dem Data Strobe oder durch Bereitstellen einer Schaltkreisvorspannung in einem Differenzempfänger auf dem Hostcomputer, der das Data Strobe empfängt. Eine Reihe von Lesebefehlen wird von dem Hostcomputer an den adressierten Speicherchip gesendet, der durch Senden der normalen Umschaltung reagiert. Die zeitliche Abstimmung des Empfangens der normalen Umschaltung, die von dem Hostcomputerchip empfangen wird, wird so lange angepasst, bis die normale Umschaltung ordnungsgemäß empfangen wird.
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Patent Agency Ranking
公开(公告)号：DE112011100118B4
公开(公告)日：2015-01-08
申请号：DE112011100118
申请日：2011-01-19
Applicant: IBM
Inventor： KIM KYU-HYOUN , DREPS DANIEL , SORNA MICHAEL , KERR MICHAEL KEVIN , MANN DAVID WILLIAM , MOSSMAN JAMES , TREMAINE ROBERT , GOWER KEVIN , ZEVIN WILLIAM MARK
Abstract: Ein Verfahren und eine Vorrichtung zum Ermitteln der ordnungsgemäßen zeitlichen Abstimmung für das Empfangen einer von einem adressierten Speicherchip auf einem bidirektionalen Data Strobe gesendeten normalen Umschaltung in einem Hostcomputer in einem Speichersystem. Es wird eine Verschiebung in dem Data Strobe hergestellt, entweder durch Ausgabe des Befehls an den adressierten Speicherchip während eines Einarbeitungszeitraums, den Data Strobe in einen bekannten Zustand zu bringen, oder durch Bereitstellen einer Spannungsverschiebung zwischen einer wahren und einer komplementären Phase in dem Data Strobe oder durch Bereitstellen einer Schaltkreisvorspannung in einem Differenzempfänger auf dem Hostcomputer, der das Data Strobe empfängt. Eine Reihe von Lesebefehlen wird von dem Hostcomputer an den adressierten Speicherchip gesendet, der durch Senden der normalen Umschaltung reagiert. Die zeitliche Abstimmung des Empfangens der normalen Umschaltung, die von dem Hostcomputerchip empfangen wird, wird so lange angepasst, bis die normale Umschaltung ordnungsgemäß empfangen wird.
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公开(公告)号：GB2490432A
公开(公告)日：2012-10-31
申请号：GB201210237
申请日：2011-01-19
Applicant: IBM
Inventor： KIM KYU-HYOUN , DREPS DANIEL MARK , SORNA MICHAEL , KERR MICHAEL KEVIN , MANN DAVID WILLIAM , MOSSMAN JAMES , GOWER KEVIN , TREMAINE ROBERT , ZEVIN WILLIAM MARK
Abstract: A method and apparatus for determining correct timing for receiving, in a host in a memory system, of a normal toggle transmitted by an addressed memory chip on a bidirectional data strobe. An offset in the data strobe is established, either by commanding the addressed memory chip, in a training period, to drive the data strobe to a known state, except during transmission of a normal toggle, or by providing a voltage offset between a true and a complement phase in the data strobe, or by providing a circuit bias in a differential receiver on the host the receives the data strobe. A series of read commands are transmitted by the host to the addressed memory chip, which responds by transmitting the normal toggle. Timing of reception of the normal toggle as received by the host chip is adjusted until the normal toggle is correctly received.
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公开(公告)号：AU2021254857A1
公开(公告)日：2022-08-04
申请号：AU2021254857
申请日：2021-03-01
Applicant: IBM
Inventor： KIM SEYOUNG , KANG MINGU , KIM KYU-HYOUN , WOO SEONGHOON
Abstract: A differential mixed-signal logic processor is provided.The differential mixed-signal logic processor includes a plurality of mixed-signal multiplier branches for multiplication of an analog value A and a N-bit digital value B.Each of plurality of mixed-signal multiplier branches include a first capacitor connected across a second capacitor and a third capacitor to provide a differential output across the second and third capacitors.A capacitance of the first capacitor is equal to half a capacitance of the second and third capacitors.
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公开(公告)号：DE112019000211T5
公开(公告)日：2020-08-13
申请号：DE112019000211
申请日：2019-01-15
Applicant: IBM
Inventor： MCILVAIN KEVIN , GLANCY STEPHEN , MAULE WARREN , KIM KYU-HYOUN
IPC: G11C29/00
Abstract: Offenbart wird ein Arbeitsspeichersystem zum Speichern von Daten, wobei das Arbeitsspeichersystem eine Mehrzahl von Arbeitsspeichereinheiten, die konfiguriert sind, um Daten zu speichern, wobei jede Arbeitsspeichereinheit eine Mehrzahl von Bits aufweist, wobei die Arbeitsspeichereinheiten konfiguriert und angeordnet sind, um als eine Bank zusammenzuwirken, um auf eine Anforderung zu antworten; eine Arbeitsspeicher-Steuerschaltung, die der Mehrzahl von Arbeitsspeichereinheiten zugehörig und konfiguriert ist, um Befehls- und Steuersignale an die Mehrzahl von Arbeitsspeichereinheiten auszugeben; einen Detektor zum Erkennen eines Bitfehlers in einer Operation; und einen Controller zum Neuzuordnen des Bitfehlers zu einer Ersatz-Bitspur als Reaktion darauf enthält, dass der Detektor den Bitfehler erkennt.
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公开(公告)号：DE102012205613B4
公开(公告)日：2018-09-06
申请号：DE102012205613
申请日：2012-04-04
Applicant: IBM
Inventor： KIM KYU-HYOUN , RUDRUD PAUL , SLOAT JACOB D
IPC: G06F13/42
Abstract: Korrektur der Arbeitszyklusverzerrung von DQ- und DQS-Signalen zwischen einem Speicher-Controller und einem Speicher wird ausgeführt durch das Bestimmen eines Arbeitszyklus-Berichtigungsfaktors. Die Arbeitszyklusverzerrung wird berichtigt, indem der Arbeitszyklus-Berichtigungsfaktor auf die Mehrzahl differenzieller DQS-Signale angewendet wird. Die Arbeitszyklusverzerrung wird über eine Mehrzahl von differenziellen DQS-Signalen hinweg berichtigt, die zwischen dem Speicher-Controller und dem Burst-Speicher ausgetauscht werden.
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