公开(公告)号：JP2006049897A

公开(公告)日：2006-02-16

申请号：JP2005219835

申请日：2005-07-29

Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

Inventor： DAINE C BOYD ,  HOLT JUDSON R ,  LEONG MEIKEI ,  MO RENEE T ,  REN ZHIBIN ,  SHAHIDI GHAVAM G

IPC: H01L29/786 ,  H01L21/336 ,  H01L21/76 ,  H01L21/762 ,  H01L21/8238 ,  H01L27/08 ,  H01L27/092

CPC classification number: H01L27/1203 ,  H01L21/76283 ,  H01L21/823892 ,  H01L21/84 ,  H01L29/66772 ,  H01L29/78609 ,  H01L29/78618 ,  H01L29/78696

Abstract: PROBLEM TO BE SOLVED: To provide a method for manufacturing a super-steep retrograde well field effect transistor device, and to provide an ultra-thin body FET device manufactured by the same.
SOLUTION: The method for manufacturing a super-steep retrograde well field effect transistor device starts with an SOI layer formed on a substrate, for example, an embedded oxide layer. The SOI layer is thinned so as to form an ultra-thin SOI layer. A separation trench is formed for dividing the SOI layer into an N ground layer region and a P ground layer region. The N and P ground layer regions formed in the SOI layer are doped with N-type and P-type dopants to a high concentration level. A semiconductor channel region is formed on the N and P ground layer regions. The source region and the drain region of the FET and the gate electrode stack on the channel region are formed. As desired, a diffusion retarding layer is formed between the SOI ground layer regions and the channel regions.
COPYRIGHT: (C)2006,JPO&NCIPI

Abstract translation: 要解决的问题：提供一种用于制造超陡逆向井场效应晶体管器件的方法，并提供由其制造的超薄体FET器件。 解决方案：用于制造超陡逆向井场效应晶体管器件的方法从形成在衬底上的SOI层，例如嵌入的氧化物层开始。 SOI层被薄化以形成超薄SOI层。 形成分离沟槽，用于将SOI层分成N个接地层区域和P个接地层区域。 形成在SOI层中的N和P接地层区域以高浓度水平掺杂有N型和P型掺杂剂。 在N和P接地层区域上形成半导体沟道区。 形成FET的源极区域和漏极区域以及沟道区域上的栅电极堆叠。 根据需要，在SOI接地层区域和沟道区域之间形成扩散延迟层。 版权所有（C）2006，JPO＆NCIPI

公开(公告)号：JP2007142400A

公开(公告)日：2007-06-07

申请号：JP2006303402

申请日：2006-11-08

Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

Inventor： ZHU HUILONG ,  DORIS BRUCE B ,  JIN WAN ,  REN ZHIBIN

IPC: H01L21/8238 ,  H01L21/28 ,  H01L27/092 ,  H01L29/423 ,  H01L29/49 ,  H01L29/78

CPC classification number: H01L21/82385 ,  H01L21/823807 ,  H01L21/823835 ,  H01L21/823842 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/7833 ,  H01L29/7843

Abstract: PROBLEM TO BE SOLVED: To provide a structure having the superposition of stressed layers bringing a compressive stress into the channel of a p-type MOSFET device and a tensile stress into the channel of an n-type MOSFET device on each gate stack and including the p-type MOSFET device and the n-type MOSFET device that are adjacent, and to provide a method of manufacturing the same. SOLUTION: One of a p-type MOSFET device or an n-type MOSFET device has a height shorter than that of the other adjacent device, and the boundary of the shorter device of the two devices is defined by a discontinuity, i.e. an opening part in the stressed layers superposed on the shorter device. In a preferable method for forming the device, a single stressed layer is formed on the gate stack having different heights for forming a first type stress in the substrate under the gate stack. An opening part is formed in the stressed layer at a distance from the shorter gate stack, so that a second type stress is formed under the shorter gate stack. COPYRIGHT: (C)2007,JPO&INPIT

Abstract translation: 要解决的问题：提供一种结构，其具有将压应力叠加在p型MOSFET器件的沟道中的应力层和在每个栅极堆叠上的n型MOSFET器件的沟道中的拉伸应力的结构 并且包括相邻的p型MOSFET器件和n型MOSFET器件，并且提供其制造方法。 解决方案：p型MOSFET器件或n型MOSFET器件中的一个具有比其他相邻器件的高度更短的高度，并且两个器件的较短器件的边界由不连续性定义，即 应力层中的开口部分叠加在较短的装置上。 在用于形成该器件的优选方法中，在具有不同高度的栅极堆叠上形成单个应力层，以在栅极叠层下的衬底中形成第一类型应力。 在距离较短栅极堆叠一定距离处的应力层中形成开口部分，使得在较短的栅极堆叠下形成第二类型的应力。 版权所有（C）2007，JPO＆INPIT

公开(公告)号：WO2011056336A3

公开(公告)日：2011-07-28

申请号：PCT/US2010051383

申请日：2010-10-05

Applicant: IBM ,  YIN HAIZHOU ,  WANG XINHUI ,  CHAN KEVIN K ,  REN ZHIBIN

Inventor： YIN HAIZHOU ,  WANG XINHUI ,  CHAN KEVIN K ,  REN ZHIBIN

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/26586 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/66659 ,  H01L29/7835

Abstract: The present invention provides a method of forming asymmetric field-effect-transistors. The method includes forming a gate structure on top of a semiconductor substrate, the gate structure including a gate stack and spacers adjacent to sidewalls of the gate stack, and having a first side and a second side opposite to the first side; performing angled ion-implantation from the first side of the gate structure in the substrate, thereby forming an ion-implanted region adjacent to the first side, wherein the gate structure prevents the angled ion-implantation from reaching the substrate adjacent to the second side of the gate structure; and performing epitaxial growth on the substrate at the first and second sides of the gate structure. As a result, epitaxial growth on the ion-implanted region is much slower than a region experiencing no ion-implantation. A source region formed to the second side of the gate structure by the epitaxial growth has a height higher than a drain region formed to the first side of the gate structure by the epitaxial growth. A semiconductor structure formed thereby is also provided.

Abstract translation: 本发明提供了形成非对称场效应晶体管的方法。 所述方法包括在半导体衬底的顶部上形成栅极结构，所述栅极结构包括栅极叠层和邻近所述栅极堆叠的侧壁的间隔物，并且具有与所述第一侧相对的第一侧和第二侧; 从衬底中的栅极结构的第一侧进行成角度的离子注入，从而形成与第一侧相邻的离子注入区域，其中栅极结构防止成角度的离子注入到达邻近第二侧的衬底 门结构; 以及在栅极结构的第一和第二侧在衬底上进行外延生长。 结果，在离子注入区域上的外延生长比经历无离子注入的区域慢得多。 通过外延生长形成到栅极结构的第二侧的源极区域的高度高于通过外延生长形成于栅极结构的第一侧的漏极区域的高度。 还提供了由此形成的半导体结构。

公开(公告)号：WO2011115773A3

公开(公告)日：2011-12-29

申请号：PCT/US2011027461

申请日：2011-03-08

Applicant: IBM ,  CHAN KEVIN K ,  REN ZHIBIN ,  WANG XINHUI

Inventor： CHAN KEVIN K ,  REN ZHIBIN ,  WANG XINHUI

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7827 ,  H01L21/7624 ,  H01L29/66628 ,  H01L29/66772 ,  H01L29/78603 ,  H01L29/78645 ,  H01L29/78648 ,  H01L29/78696

Abstract: Silicon-on-insulator (SOI) structures with silicon layers less than 20 nm thick are used to form extremely thin silicon-on-insulator (ETSOI) semiconductor devices. ETSOI devices are manufactured using a thin tungsten backgate 101 encapsulated by thin nitride layers 100, 102 to prevent metal oxidation, the tungsten backgate 103 being characterized by its low resistivity. The structure further includes at least one FET having a gate stack 131, 132, 133 formed by a high-K metal gate 132 and a tungsten region 133 superimposed thereon, the footprint of the gate stack utilizing the thin SOI layer 100 as a channel. The SOI structure thus formed controls Vt variations from the thin SOI thickness and dopants therein. The ETSOI high-K metal backgate fully depleted device in conjunction with the thin BOX provides an excellent short channel control and significantly lowers the drain induced bias and sub-threshold swings. The present structure supports the evidence of the stability of the wafer having a tungsten film during thermal processing, and especially during STI and contact formation.

Abstract translation: 使用具有小于20nm厚的硅层的绝缘体上硅（SOI）结构来形成极薄的绝缘体上硅（ETSOI）半导体器件。 ETSOI器件使用由薄氮化物层100,102包封的薄钨背板101制造以防止金属氧化，钨背板103的特征在于其低电阻率。 该结构还包括至少一个FET，其具有由高K金属栅极132和叠加在其上的钨区域133形成的栅极堆叠131,132,133，栅极堆叠的占用面积利用薄SOI层100作为沟道。 如此形成的SOI结构控制了来自薄SOI厚度和其中掺杂剂的Vt变化。 ETSOI高K金属背栅完全耗尽器件与薄型BOX一起提供出色的短通道控制，并显着降低漏极引起的偏置和亚阈值波动。 本结构支持在热处理期间具有钨膜的晶片稳定性的证据，并且特别是在STI和接触形成期间。

公开(公告)号：WO2007130333A2

公开(公告)日：2007-11-15

申请号：PCT/US2007010411

申请日：2007-04-30

Applicant: IBM ,  BEDELL STEPHEN W ,  DESOUZA JOEL P ,  REN ZHIBIN ,  REZNICEK ALEXANDER ,  SADANA DEVENDRA K ,  SAENGER KATHERINE L ,  SHAHIDI GHAVAM

Inventor： BEDELL STEPHEN W ,  DESOUZA JOEL P ,  REN ZHIBIN ,  REZNICEK ALEXANDER ,  SADANA DEVENDRA K ,  SAENGER KATHERINE L ,  SHAHIDI GHAVAM

IPC: H01L21/8234

CPC classification number: H01L29/66628 ,  H01L21/26513 ,  H01L21/324 ,  H01L21/823814 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/165 ,  H01L29/66636 ,  H01L29/66772 ,  H01L29/7848 ,  H01L29/78618 ,  H01L29/78684 ,  Y10S438/909 ,  Y10S438/943

Abstract: This invention teaches methods of combining ion implantation steps with in situ or ex situ heat treatments to avoid and/or minimize implant-induced amorphization (a potential problem for source/drain (SfD) regions in FETs in ultrathin silicon on insulator layers) and implant-induced plastic relaxation of strained S/D regions (a potential problem for strained channel FETs in which the channel strain is provided by embedded S/D regions lattice mismatched with an underlying substrate layer). In a first embodiment, ion implantation is combined with in situ heat treatment by performing the ion implantation at elevated temperature. In a second embodiment, ion implantation is combined withex situ heat treatments in a "divided-dose-anneal-in-between" (DDAB) scheme that avoids the need for tooling capable of performing hot implants.

Abstract translation: 本发明教导了将离子注入步骤与原位或非原位热处理组合以避免和/或最小化植入物诱导的非晶化（在绝缘体上的超薄硅层中的FET中的源/漏（SfD）区域的潜在问题）和植入物 诱导的应变S / D区域的塑性弛豫（对于通道应变由嵌入的S / D区域与下面的基底层不匹配而提供的应变通道FET的潜在问题）。 在第一实施例中，通过在升高的温度下进行离子注入将离子注入与原位热处理组合。 在第二实施例中，离子注入在“分剂量退火中间”（DDAB）方案中组合了原位热处理，避免了对能够进行热植入的加工的需要。

公开(公告)号：DE112011100159B4

公开(公告)日：2017-02-02

申请号：DE112011100159

申请日：2011-03-08

Applicant: IBM

Inventor： CHAN KEVIN K ,  REN ZHIBIN ,  WANG XINHUI

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/762 ,  H01L21/8238 ,  H01L21/84 ,  H01L27/12

Abstract: Halbleitereinheit, die Folgendes umfasst: eine erste Schicht 105 eines vergrabenen Oxids (BOX) auf einem Siliciumsubstrat 106 und eine Rückgate-Metallschicht 103, die auf der Oberseite des BOX von einer oberen Schicht 102 und einer unteren Schicht 104 aus dünnem Nitrid umgeben ist; ein dünnes zweites BOX 101 auf der oberen dünnen Nitridschicht und eine darauf angeordnete dünne SOI-Schicht 100, wobei die zweite BOX-Schicht, die obere dünne Nitridschicht und die dünne SOI-Schicht an ein Abstandselement 150 angrenzen; und einen FET, der über einen Gate-Stapel auf der Oberseite der dünnen SOI-Schicht 131, 132, 133 verfügt, wobei der Gate-Stapel eine dielektrische Schicht 131 an der Grundfläche des Gate-Stapels aufweist, wobei die SOI-Schicht einen vertieften Kanal zu dem FET bereitstellt.

公开(公告)号：DE112011100159T9

公开(公告)日：2012-12-06

申请号：DE112011100159

申请日：2011-03-08

Applicant: IBM

Inventor： CHAN KEVIN K ,  REN ZHIBIN ,  WANG XINHUI

IPC: H01L29/78 ,  H01L21/336

Abstract: Silicium-auf-Isolator(SOI)-Strukturen mit Siliciumschichten mit einer Dicke von weniger als 20 nm werden dazu verwendet, Halbleitereinheiten mit extrem dünnem Silicium-auf-Isolator (ETSOI) auszubilden. ETSOI-Einheiten werden unter Verwendung eines dünnen Wolfram-Rückgates 101 gefertigt, das von dünnen Nitridschichten 100, 102 eingekapselt ist, um eine Metalloxidation zu verhindern, wobei das Wolfram-Rückgate 103 durch seinen geringen spezifischenaltet des Weiteren zumindest einen FET, der einen Gate-Stapel 131, 132, 133 aufweist, der durch ein High-k-Metallgate 132 und einen darauf angeordneten Wolframbereich 133 ausgebildet ist, wobei die Grundfläche des Gate-Stapels die dünne SOI-Schicht 100 als Kanal nutzt. Die auf diese Weise ausgebildete SOI-Struktur steuert VT-Schwankungen, die durch die geringe SOI-Dicke und Dotierstoffe darin entstehen. Die vollständig verarmte ETSOI-Einheit mit High-k-Metallrückgate stellt zusammen mit dem dünnen BOX eine ausgezeichnete Kurzkanalsteuerung bereit und senkt die Drain-induzierte Vorspannung und den Subthreshold-Swing erheblich. Die vorliegende Struktur unterstützt den Nachweis der Stabilität des Wafers, der eine Wolframdünnschicht aufweist, während einer thermischen Bearbeitung und insbesondere während einer STI und einer Kontaktausbildung.

公开(公告)号：DE112011100159T5

公开(公告)日：2012-10-04

申请号：DE112011100159

申请日：2011-03-08

Applicant: IBM

Inventor： CHAN KEVIN K ,  REN ZHIBIN ,  WANG XINHUI

IPC: H01L29/78 ,  H01L21/336

Abstract: Silicium-auf-Isolator(SOI)-Strukturen mit Siliciumschichten mit einer Dicke von weniger als 20 nm werden dazu verwendet, Halbleitereinheiten mit extrem dünnem Silicium-auf-Isolator (ETSOI) auszubilden. ETSOI-Einheiten werden unter Verwendung eines dünnen Wolfram-Rückgates 101 gefertigt, das von dünnen Nitridschichten 100, 102 eingekapselt ist, um eine Metalloxidation zu verhindern, wobei das Wolfram-Rückgate 103 durch seinen geringen spezifischenaltet des Weiteren zumindest einen FET, der einen Gate-Stapel 131, 132, 133 aufweist, der durch ein High-k-Metallgate 132 und einen darauf angeordneten Wolframbereich 133 ausgebildet ist, wobei die Grundfläche des Gate-Stapels die dünne SOI-Schicht 100 als Kanal nutzt. Die auf diese Weise ausgebildete SOI-Struktur steuert VT-Schwankungen, die durch die geringe SOI-Dicke und Dotierstoffe darin entstehen. Die vollständig verarmte ETSOI-Einheit mit High-k-Metallrückgate stellt zusammen mit dem dünnen BOX eine ausgezeichnete Kurzkanalsteuerung bereit und senkt die Draininduzierte Vorspannung und den Subthreshold-Swing erheblich. Die vorliegende Struktur unterstützt den Nachweis der Stabilität des Wafers, der eine Wolframdünnschicht aufweist, während einer thermischen Bearbeitung und insbesondere während einer STI und einer Kontaktausbildung.

公开(公告)号：GB2487870A

公开(公告)日：2012-08-08

申请号：GB201207819

申请日：2010-10-05

Applicant: IBM

Inventor： YIN HAIZHOU ,  WANG XINHUI ,  CHAN KEVIN K ,  REN ZHIBIN

IPC: H01L21/265 ,  H01L29/66 ,  H01L29/78

Abstract: The present invention provides a method of forming asymmetric field-effect-transistors. The method includes forming a gate structure on top of a semiconductor substrate, the gate structure including a gate stack and spacers adjacent to sidewalls of the gate stack, and having a first side and a second side opposite to the first side; performing angled ion-implantation from the first side of the gate structure in the substrate, thereby forming an ion-implanted region adjacent to the first side, wherein the gate structure prevents the angled ion-implantation from reaching the substrate adjacent to the second side of the gate structure; and performing epitaxial growth on the substrate at the first and second sides of the gate structure. As a result, epitaxial growth on the ion-implanted region is much slower than a region experiencing no ion-implantation. A source region formed to the second side of the gate structure by the epitaxial growth has a height higher than a drain region formed to the first side of the gate structure by the epitaxial growth. A semiconductor structure formed thereby is also provided.

公开(公告)号：DE112010004330B4

公开(公告)日：2014-03-06

申请号：DE112010004330

申请日：2010-10-05

Applicant: IBM

Inventor： YIN HAIZHOU ,  WANG XINHUI ,  CHAN KEVIN K ,  REN ZHIBIN

IPC: H01L21/336 ,  H01L29/78

Abstract: Die vorliegende Erfindung stellt ein Verfahren zum Bilden asymmetrischer Feldeffekttransistoren bereit. Das Verfahren umfasst das Bilden einer Gate-Struktur auf einem Halbleitersubstrat, wobei die Gate-Struktur einen Gate-Stapel und Abstandhalter in Nachbarschaft zu Seitenwänden des Gate-Stapels umfasst und eine erste Seite und eine zweite Seite gegenüber der ersten Seite aufweist; das Durchführen einer schrägen Ionenimplantation von der ersten Seite der Gate-Struktur in dem Substrat, wodurch eine Zone mit Ionenimplantation in Nachbarschaft zu der ersten Seite gebildet wird, wobei die Gate-Struktur verhindert, dass die schräge Ionenimplantation das Substrat in Nachbarschaft zu der zweiten Seite der Gate-Struktur erreicht; und das Durchführen eines epitaxialen Anwachsens auf dem Substrat auf der ersten und zweiten Seite der Gate-Struktur. Als Ergebnis ist das epitaxiale Anwachsen auf dem Bereich mit Ionenimplantation viel langsamer als auf einem Bereich, welcher keine Ionenimplantation erfährt. Eine Source-Zone, welche durch das epitaxiale Anwachsen auf der zweiten Seite der Gate-Struktur gebildet wird, weist eine Höhe auf, die größer ist als die einer Drain-Zone, welche durch das epitaxiale Anwachsen auf der ersten Seite der Gate-Struktur gebildet wird. Eine dadurch gebildete Halbleiterstruktur wird ebenfalls bereitgestellt.