公开(公告)号：WO2011056336A3

公开(公告)日：2011-07-28

申请号：PCT/US2010051383

申请日：2010-10-05

Applicant: IBM ,  YIN HAIZHOU ,  WANG XINHUI ,  CHAN KEVIN K ,  REN ZHIBIN

Inventor： YIN HAIZHOU ,  WANG XINHUI ,  CHAN KEVIN K ,  REN ZHIBIN

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/26586 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/66659 ,  H01L29/7835

Abstract: The present invention provides a method of forming asymmetric field-effect-transistors. The method includes forming a gate structure on top of a semiconductor substrate, the gate structure including a gate stack and spacers adjacent to sidewalls of the gate stack, and having a first side and a second side opposite to the first side; performing angled ion-implantation from the first side of the gate structure in the substrate, thereby forming an ion-implanted region adjacent to the first side, wherein the gate structure prevents the angled ion-implantation from reaching the substrate adjacent to the second side of the gate structure; and performing epitaxial growth on the substrate at the first and second sides of the gate structure. As a result, epitaxial growth on the ion-implanted region is much slower than a region experiencing no ion-implantation. A source region formed to the second side of the gate structure by the epitaxial growth has a height higher than a drain region formed to the first side of the gate structure by the epitaxial growth. A semiconductor structure formed thereby is also provided.

Abstract translation: 本发明提供了形成非对称场效应晶体管的方法。 所述方法包括在半导体衬底的顶部上形成栅极结构，所述栅极结构包括栅极叠层和邻近所述栅极堆叠的侧壁的间隔物，并且具有与所述第一侧相对的第一侧和第二侧; 从衬底中的栅极结构的第一侧进行成角度的离子注入，从而形成与第一侧相邻的离子注入区域，其中栅极结构防止成角度的离子注入到达邻近第二侧的衬底 门结构; 以及在栅极结构的第一和第二侧在衬底上进行外延生长。 结果，在离子注入区域上的外延生长比经历无离子注入的区域慢得多。 通过外延生长形成到栅极结构的第二侧的源极区域的高度高于通过外延生长形成于栅极结构的第一侧的漏极区域的高度。 还提供了由此形成的半导体结构。

公开(公告)号：WO2011115773A3

公开(公告)日：2011-12-29

申请号：PCT/US2011027461

申请日：2011-03-08

Applicant: IBM ,  CHAN KEVIN K ,  REN ZHIBIN ,  WANG XINHUI

Inventor： CHAN KEVIN K ,  REN ZHIBIN ,  WANG XINHUI

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7827 ,  H01L21/7624 ,  H01L29/66628 ,  H01L29/66772 ,  H01L29/78603 ,  H01L29/78645 ,  H01L29/78648 ,  H01L29/78696

Abstract: Silicon-on-insulator (SOI) structures with silicon layers less than 20 nm thick are used to form extremely thin silicon-on-insulator (ETSOI) semiconductor devices. ETSOI devices are manufactured using a thin tungsten backgate 101 encapsulated by thin nitride layers 100, 102 to prevent metal oxidation, the tungsten backgate 103 being characterized by its low resistivity. The structure further includes at least one FET having a gate stack 131, 132, 133 formed by a high-K metal gate 132 and a tungsten region 133 superimposed thereon, the footprint of the gate stack utilizing the thin SOI layer 100 as a channel. The SOI structure thus formed controls Vt variations from the thin SOI thickness and dopants therein. The ETSOI high-K metal backgate fully depleted device in conjunction with the thin BOX provides an excellent short channel control and significantly lowers the drain induced bias and sub-threshold swings. The present structure supports the evidence of the stability of the wafer having a tungsten film during thermal processing, and especially during STI and contact formation.

Abstract translation: 使用具有小于20nm厚的硅层的绝缘体上硅（SOI）结构来形成极薄的绝缘体上硅（ETSOI）半导体器件。 ETSOI器件使用由薄氮化物层100,102包封的薄钨背板101制造以防止金属氧化，钨背板103的特征在于其低电阻率。 该结构还包括至少一个FET，其具有由高K金属栅极132和叠加在其上的钨区域133形成的栅极堆叠131,132,133，栅极堆叠的占用面积利用薄SOI层100作为沟道。 如此形成的SOI结构控制了来自薄SOI厚度和其中掺杂剂的Vt变化。 ETSOI高K金属背栅完全耗尽器件与薄型BOX一起提供出色的短通道控制，并显着降低漏极引起的偏置和亚阈值波动。 本结构支持在热处理期间具有钨膜的晶片稳定性的证据，并且特别是在STI和接触形成期间。

公开(公告)号：DE112011100159B4

公开(公告)日：2017-02-02

申请号：DE112011100159

申请日：2011-03-08

Applicant: IBM

Inventor： CHAN KEVIN K ,  REN ZHIBIN ,  WANG XINHUI

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/762 ,  H01L21/8238 ,  H01L21/84 ,  H01L27/12

Abstract: Halbleitereinheit, die Folgendes umfasst: eine erste Schicht 105 eines vergrabenen Oxids (BOX) auf einem Siliciumsubstrat 106 und eine Rückgate-Metallschicht 103, die auf der Oberseite des BOX von einer oberen Schicht 102 und einer unteren Schicht 104 aus dünnem Nitrid umgeben ist; ein dünnes zweites BOX 101 auf der oberen dünnen Nitridschicht und eine darauf angeordnete dünne SOI-Schicht 100, wobei die zweite BOX-Schicht, die obere dünne Nitridschicht und die dünne SOI-Schicht an ein Abstandselement 150 angrenzen; und einen FET, der über einen Gate-Stapel auf der Oberseite der dünnen SOI-Schicht 131, 132, 133 verfügt, wobei der Gate-Stapel eine dielektrische Schicht 131 an der Grundfläche des Gate-Stapels aufweist, wobei die SOI-Schicht einen vertieften Kanal zu dem FET bereitstellt.

公开(公告)号：DE112010004330B4

公开(公告)日：2014-03-06

申请号：DE112010004330

申请日：2010-10-05

Applicant: IBM

Inventor： YIN HAIZHOU ,  WANG XINHUI ,  CHAN KEVIN K ,  REN ZHIBIN

IPC: H01L21/336 ,  H01L29/78

Abstract: Die vorliegende Erfindung stellt ein Verfahren zum Bilden asymmetrischer Feldeffekttransistoren bereit. Das Verfahren umfasst das Bilden einer Gate-Struktur auf einem Halbleitersubstrat, wobei die Gate-Struktur einen Gate-Stapel und Abstandhalter in Nachbarschaft zu Seitenwänden des Gate-Stapels umfasst und eine erste Seite und eine zweite Seite gegenüber der ersten Seite aufweist; das Durchführen einer schrägen Ionenimplantation von der ersten Seite der Gate-Struktur in dem Substrat, wodurch eine Zone mit Ionenimplantation in Nachbarschaft zu der ersten Seite gebildet wird, wobei die Gate-Struktur verhindert, dass die schräge Ionenimplantation das Substrat in Nachbarschaft zu der zweiten Seite der Gate-Struktur erreicht; und das Durchführen eines epitaxialen Anwachsens auf dem Substrat auf der ersten und zweiten Seite der Gate-Struktur. Als Ergebnis ist das epitaxiale Anwachsen auf dem Bereich mit Ionenimplantation viel langsamer als auf einem Bereich, welcher keine Ionenimplantation erfährt. Eine Source-Zone, welche durch das epitaxiale Anwachsen auf der zweiten Seite der Gate-Struktur gebildet wird, weist eine Höhe auf, die größer ist als die einer Drain-Zone, welche durch das epitaxiale Anwachsen auf der ersten Seite der Gate-Struktur gebildet wird. Eine dadurch gebildete Halbleiterstruktur wird ebenfalls bereitgestellt.

公开(公告)号：DE112011100421B4

公开(公告)日：2013-09-05

申请号：DE112011100421

申请日：2011-03-15

Applicant: IBM

Inventor： GUO DECHAO ,  HAENSCH WILFRIED E ,  WANG XINHUI ,  WONG KEITH KWONG HON

IPC: H01L21/336 ,  H01L21/283 ,  H01L29/78

Abstract: Verfahren zum Bilden eines Feldeffekttransistors, welches das Folgende umfasst: Bilden eines Gate-Stapels auf einem Substrat, wobei der Gate-Stapel eine dielektrische Schicht, welche auf dem Substrat angeordnet ist, eine Metallschicht, welche auf der dielektrischen Schicht angeordnet ist, eine Siliciumschicht, welche auf der dielektrischen Schicht angeordnet ist, und eine Hartmaskenschicht umfasst, welche auf der Siliciumschicht angeordnet ist; Bilden eines Abstandhalters auf dem Substrat in Nachbarschaft zu gegenüber liegenden Seiten des Gate-Stapels; Bilden einer Silicid-Source-Zone auf dem Substrat in Nachbarschaft zu dem Abstandhalter auf einer ersten Seite des Gate-Stapels; Bilden einer Silicid-Drain-Zone auf dem Substrat in Nachbarschaft zu dem Abstandhalter auf einer zweiten Seite des Gate-Stapels; epitaxiales Anwachsenlassen von Silicium auf der frei liegenden Silicid-Source-Zone und der frei liegenden Silicid-Drain-Zone; Bilden einer Deckschicht auf der Hartmaskenschicht des Gate-Stapels und den Abstandhaltern und auf dem epitaxial angewachsenen Silicium; Entfernen eines Teils der Deckschicht und des epitaxial angewachsenen Siliciums, bevor ein Teil der Deckschicht entfernt wird, um einen Teil der Hartmaskenschicht frei zu legen; Entfernen eines Teils der Deckschicht, um einen Teil der Hartmaskenschicht frei zu legen; Entfernen der frei liegenden Teile der Hartmaskenschicht, um die Siliciumschicht des Gate-Stapels frei zu legen; Entfernen frei liegenden Siliciums, um einen Teilder Metallschicht des Gate-Stapels, die Silicid-Source-Zone und die Silicid-Drain-Zone frei zu legen; und Aufbringen eines leitfähigen Materials auf die frei liegende Metallschicht des Gate-Stapels, die frei liegende Silicid-Source-Zone und die frei liegende Silicid-Drain-Zone.

公开(公告)号：GB2488961B

公开(公告)日：2012-12-19

申请号：GB201213197

申请日：2011-03-08

Applicant: IBM

Inventor： CHAN KEVIN K ,  REN ZHIBIN ,  WANG XINHUI

IPC: H01L29/786 ,  H01L21/762 ,  H01L29/66

Abstract: SOI structures with silicon layers less than 20 nm thick are used to form ETSOI semiconductor devices. ETSOI devices are manufactured using a thin tungsten backgate encapsulated by thin nitride layers to prevent metal oxidation, the tungsten backgate being characterized by its low resistivity. The structure includes at least one FET having a gate stack formed by a high-K metal gate and a tungsten region superimposed thereon, the footprint of the gate stack utilizing the thin SOI layer as a channel. The SOI structure thus formed controls the Vt variation from the thin SOI thickness and dopants therein. The ETSOI high-K metal backgate fully depleted device in conjunction with the thin BOX provides an excellent short channel control and lowers the drain induced bias and sub-threshold swings. The structure supports the evidence of the stability of the wafer having a tungsten film during thermal processing, during STI and contact formation.

公开(公告)号：DE112010004330T5

公开(公告)日：2012-09-06

申请号：DE112010004330

申请日：2010-10-05

Applicant: IBM

Inventor： YIN HAIZHOU ,  WANG XINHUI ,  CHAN KEVIN K ,  REN ZHIBIN

IPC: H01L21/336 ,  H01L29/78

Abstract: Die vorliegende Erfindung stellt ein Verfahren zum Bilden asymmetrischer Feldeffekttransistoren bereit. Das Verfahren umfasst das Bilden einer Gate-Struktur auf einem Halbleitersubstrat, wobei die Gate-Struktur einen Gate-Stapel und Abstandhalter in Nachbarschaft zu Seitenwänden des Gate-Stapels umfasst und eine erste Seite und eine zweite Seite gegenüber der ersten Seite aufweist; das Durchführen einer schrägen Ionenimplantation von der ersten Seite der Gate-Struktur in dem Substrat, wodurch eine Zone mit Ionenimplantation in Nachbarschaft zu der ersten Seite gebildet wird, wobei die Gate-Struktur verhindert, dass die schräge Ionenimplantation das Substrat in Nachbarschaft zu der zweiten Seite der Gate-Struktur erreicht; und das Durchführen eines epitaxialen Anwachsens auf dem Substrat auf der ersten und zweiten Seite der Gate-Struktur. Als Ergebnis ist das epitaxiale Anwachsen auf dem Bereich mit Ionenimplantation viel langsamer als auf einem Bereich, welcher keine Ionenimplantation erfährt. Eine Source-Zone, welche durch das epitaxiale Anwachsen auf der zweiten Seite der Gate-Struktur gebildet wird, weist eine Höhe auf, die größer ist als die einer Drain-Zone, welche durch das epitaxiale Anwachsen auf der ersten Seite der Gate-Struktur gebildet wird. Eine dadurch gebildete Halbleiterstruktur wird ebenfalls bereitgestellt.

公开(公告)号：DE112011100421T5

公开(公告)日：2012-11-22

申请号：DE112011100421

申请日：2011-03-15

Applicant: IBM

Inventor： GUO DECHAO ,  HAENSCH WILFRIED E ,  WANG XINHUI ,  WONG KEITH KWONG HON

IPC: H01L29/78 ,  H01L23/48

Abstract: Ein Verfahren zum Bilden eines Feldeffekttransistors umfasst das Bilden eines Gate-Stapels, eines Abstandhalters in Nachbarschaft zu gegenüber liegenden Seiten des Gate-Stapels, einer Silicid-Source-Zone und einer Silicid-Drain-Zone auf gegenüberliegenden Seiten des Abstandhalters, das epitaxiale Anwachsenlassen von Silicium auf der Source-Zone und der Drain-Zone; das Bilden einer Deckschicht auf dem Gate-Stapel und dem Abstandhalter, das Entfernen eines Teils der Deckschicht, um einen Teil der Hartmaskenschicht frei zu legen, das Entfernen der frei liegenden Teile der Hartmaskenschicht, um eine Siliciumschicht des Gate-Stapels frei zu legen, das Entfernen frei liegenden Siliciums, um einen Teil einer Metallschicht des Gate-Stapels, die Source-Zone und die Drain-Zone frei zu legen; und das Aufbringen eines leitfähigen Materials auf die Metallschicht des Gate-Stapels, die Silicid-Source-Zone und die Silicid-Drain-Zone.

公开(公告)号：GB2487870A

公开(公告)日：2012-08-08

申请号：GB201207819

申请日：2010-10-05

Applicant: IBM

Inventor： YIN HAIZHOU ,  WANG XINHUI ,  CHAN KEVIN K ,  REN ZHIBIN

IPC: H01L21/265 ,  H01L29/66 ,  H01L29/78

Abstract: The present invention provides a method of forming asymmetric field-effect-transistors. The method includes forming a gate structure on top of a semiconductor substrate, the gate structure including a gate stack and spacers adjacent to sidewalls of the gate stack, and having a first side and a second side opposite to the first side; performing angled ion-implantation from the first side of the gate structure in the substrate, thereby forming an ion-implanted region adjacent to the first side, wherein the gate structure prevents the angled ion-implantation from reaching the substrate adjacent to the second side of the gate structure; and performing epitaxial growth on the substrate at the first and second sides of the gate structure. As a result, epitaxial growth on the ion-implanted region is much slower than a region experiencing no ion-implantation. A source region formed to the second side of the gate structure by the epitaxial growth has a height higher than a drain region formed to the first side of the gate structure by the epitaxial growth. A semiconductor structure formed thereby is also provided.

公开(公告)号：GB2492514A

公开(公告)日：2013-01-02

申请号：GB201219007

申请日：2011-03-15

Applicant: IBM

Inventor： GUO DECHAO ,  HAENSCH WILFRIED E ,  WANG XINHUI ,  WONG KEITH KWONG HON

IPC: H01L29/78

Abstract: A method for forming a field effect transistor includes forming a gate stack, a spacer adjacent to opposing sides of the gate stack, a silicide source region and a silicide drain region on opposing sides of the spacer, epitaxially growing silicon on the source region and the drain region; forming a liner layer on the gate stack and the spacer, removing a portion of the liner layer to expose a portion of the hardmask layer, removing the exposed portions of the hardmask layer to expose a silicon layer of the gate stack, removing exposed silicon to expose a portion of a metal layer of the gate stack, the source region, and the drain region; and depositing a conductive material on the metal layer of the gate stack, the silicide source region, and the silicide drain region.