公开(公告)号：DE102011087634B4

公开(公告)日：2017-02-23

申请号：DE102011087634

申请日：2011-12-02

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BACKHAUSEN ULRICH ,  GOESSEL MICHAEL ,  KERN THOMAS ,  RABENALT THOMAS

IPC: G06F11/10

Abstract: Vorrichtung zum Erfassen eines Fehlers in einem durch einen Fehlerkorrekturcode codierten Binärwort, wobei die Vorrichtung folgende Merkmale aufweist: einen Fehlerkorrektor, der konfiguriert ist, um einen korrigierbaren Bitfehler in einem fehlerhaften Teilsatz von Bits des codierten Binärworts zu korrigieren, wobei der Teilsatz von Bits einen Teil der Bits oder alle Bits des durch den Fehlerkorrekturcode codierten Binärworts umfasst, und um einen korrigierten Teilsatz von Bits an einem Ausgang des Fehlerkorrektors auszugeben, falls der Fehlerkorrektor fehlerlos arbeitet; und einen Fehlerdetektor, der konfiguriert ist, um ein Fehlerdetektoreingangsbinärwort zu empfangen, wobei das Fehlerdetektoreingangsbinärwort auf einem korrigierten codierten Binärwort basiert, das den korrigierten Teilsatz von Bits und, falls der Teilsatz nicht alle Bits in dem durch den Fehlerkorrekturcode codierten Binärworts umfasst, den verbleibenden Rest des durch den Fehlerkorrekturcode codierten Binärworts enthält, und um basierend auf dem Fehlerkorrekturcode eine Fehlererfassungsbitsequenz zu bestimmen, die anzeigt, ob das Fehlerdetektoreingangsbinärwort ein Codewort des Fehlerkorrekturcodes ist oder nicht.

公开(公告)号：DE102011087457A1

公开(公告)日：2012-06-06

申请号：DE102011087457

申请日：2011-11-30

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BACKHAUSEN ULRICH ,  GOESSEL MICHAEL ,  KERN THOMAS ,  RABENALT THOMAS

IPC: G06F11/10 ,  G06F7/06

Abstract: Eine Vorrichtung zum Erfassen eines Fehlers in einer Mehrzahl von codierten Binärwörtern, die durch einen Fehlerkorrekturcode codiert sind, weist einen Kombinierer auf, der mit einem Fehlerdetektor verbunden ist. Der Kombinierer bestimmt ein kombiniertes Binärwort durch Kombinieren eines ersten codierten Binärworts und eines zweiten codierten Binärworts der Mehrzahl von codierten Binärwörtern, so dass das bestimmte kombinierte Binärwort ein Codewort des Fehlerkorrekturcodes ist, falls das erste codierte Binärwort und das zweite codierte Binärwort Codewörter des Fehlerkorrekturcodes sind, und so dass das bestimmte kombinierte Binärwort kein Codewort des Fehlerkorrekturcodes ist, falls das erste codierte Binärwort oder das zweite codierte Binärwort kein Codewort des Fehlerkorrekturcodes ist. Ferner kann der Fehlerdetektor eine Fehlererfassungsbitsequenz bestimmen, die anzeigt, ob das bestimmte kombinierte Binärwort ein Codewort des Fehlerkorrekturcodes ist oder nicht.

公开(公告)号：DE102010006876A1

公开(公告)日：2011-08-04

申请号：DE102010006876

申请日：2010-02-04

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BACKHAUSEN ULRICH ,  GOESSEL MICHAEL ,  KERN THOMAS ,  RABENALT THOMAS

IPC: H03M13/03

Abstract: Bei der Kodierung von Nutzdaten kann es erwünscht sein, Nutzdaten als ungültig zu markieren. Dies kann beispielsweise bei Anwendungen auftreten, in denen ein gespeichertes Datum aktualisiert werden soll, indem ein aktualisiertes Datum zusätzlich gespeichert und das alte gespeicherte Datum als ungültig markiert wird. Um die Ungültigkeit eines gespeicherten Datums durch den Wert des Datums zu markieren und eine Fehler erkennende beziehungsweise korrigierende Kodierung sicher anwenden zu können, werden die Nutzdaten um Zusatzdaten erweitert und die Kodierung auf die erweiterten Nutzdaten angewendet.

公开(公告)号：DE102015105413A1

公开(公告)日：2015-10-15

申请号：DE102015105413

申请日：2015-04-09

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BACKHAUSEN ULRICH ,  JEFREMOW MIHAIL ,  KERN THOMAS

IPC: G11C7/22

Abstract: Ein Speicherschaltkreis, der eine Speicherzelle beinhaltet, ist dazu konfiguriert, eine Ladung, Spannung oder einen Strom an einer zugeordneten Bitleitung bereitzustellen; ein Leseverstärker ist dazu konfiguriert, die Ladung, Spannung oder den Strom auf der Bitleitung zu lesen; ein Wortleitungsschaltkreis ist dazu konfiguriert, eine Wortleitung der Speicherzelle zu steuern; und ein Nachverfolgungsschaltkreises dazu konfiguriert, eine oder mehrere Bedingungen des Speicherschaltkreises nachzuverfolgen und ein Zeitgabe-Steuerungssignal an einem Ausgang bereitzustellen, das betriebsfähig ist, den Wortleitungsschaltkreis adaptiv zu steuern.

公开(公告)号：DE102011118792B4

公开(公告)日：2015-10-08

申请号：DE102011118792

申请日：2011-11-17

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BACKHAUSEN ULRICH ,  JEFREMOW MIHAIL ,  KERN THOMAS ,  MENCZIGAR ULLRICH

IPC: G11C7/06 ,  G11C16/28

Abstract: Leseverstärkerschaltung, die Folgendes aufweist: eine Steilheitserkennungskomponente, die so konfiguriert ist, dass sie die Steilheit einer Bitleitungsspannung bestimmt und die Steilheit mittels eines Regelzyklus verbessert, um eine Ladegeschwindigkeit von Bitleitungen zu erhöhen, die Speicherzellen mit einem niederohmigen Zustand zugeordnet sind; und eine Pegelerkennungskomponente, die so konfiguriert ist, dass sie ein Leseverstärker-Ausgangssignal erzeugt, wenn die Bitleitungsspannung größer ist als ein Schwellenwert für den Spannungspegel; wobei das Verbessern der Steilheit der Bitleitungsspannung eine Zeit verringert, welche die Bitleitung benötigt, um den Schwellenwert für den Spannungspegel zu erreichen.

公开(公告)号：DE102013002090A1

公开(公告)日：2013-08-22

申请号：DE102013002090

申请日：2013-02-06

Applicant: INFINEON TECHNOLOGIES AG

Inventor： GOESSEL MICHAEL ,  KERN THOMAS ,  BACKHAUSEN ULRICH ,  RABENALT THOMAS

IPC: G06F7/04 ,  G06F7/02

Abstract: Eine Vorrichtung zum Vergleichen von Binärwortpaaren (u, u') weist einen Zwischenwert-Determinator (110) und einen Fehlerdetektor (120) auf. Der Zwischenwert-Determinator (110) bestimmt ein Zwischen-Binärwort (z), sodass das Zwischen-Binärwort (z) für ein erstes Paar von gleichen oder invertierten Binärwörtern gleich einem Referenz-Binärwort ist, sodass das Zwischen-Binärwort (z) für ein zweites Paar von gleichen oder invertierten Binärwörtern gleich dem invertierten Referenz-Binärwort ist und sodass das Zwischen-Binärwort (z) für ein Paar von ungleichen und nicht invertierten Binärwörtern ungleich dem Referenz-Binärwort und dem invertierten Referenz-Binärwort ist, wenn der Zwischenwert-Determinator fehlerfrei arbeitet. Ferner stellt der Fehlerdetektor (120) auf der Grundlage des Zwischen-Binärworts (z) ein Fehlersignal (y) so bereit, dass das Fehlersignal (y) angibt, ob die Binärwörter (u, u') eines Binärwortpaares gleich oder invertiert sind oder nicht, wenn der Zwischenwert-Determinator (110) fehlerfrei arbeitet, und dass es angibt, ob der Zwischenwert-Determinator (110) fehlerfrei arbeitet oder nicht, wenn die Binärwörter (u, u') eines Binärwortpaares gleich oder invertiert sind.

公开(公告)号：DE102011085602B4

公开(公告)日：2020-10-22

申请号：DE102011085602

申请日：2011-11-02

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BACKHAUSEN ULRICH ,  GOESSEL MICHAEL ,  KERN THOMAS ,  LACOUTURE STEPHANE ,  RABENALT THOMAS

IPC: H03M13/15 ,  G06F11/10 ,  G11C29/42

Abstract: Decodiervorrichtung zum Decodieren zumindest eines Bitfehlers in einer codierten Bitsequenz (102), wobei die Vorrichtung folgende Merkmale aufweist:einen Fehlersyndromgenerator (110), der konfiguriert, um ein Fehlersyndrom einer codierten Bitsequenz (102) zu bestimmen, das abgeleitet wird durch eine Multiplikation einer Prüfmatrix (H) mit der codierten Bitsequenz (102),wobei die Prüfmatrix (H) eine erste Untermatrix (Hu), eine zweite Untermatrix (Ha) und eine dritte Untermatrix (Hc) aufweist und das Fehlersyndrom der codierten Bitsequenz abgeleitet wird basierend auf einer Multiplikation der ersten Untermatrix (Hu) mit einer ersten Gruppe von Bits der codierten Bitsequenz, einer Multiplikation einer zweiten Untermatrix (Ha) mit der zweiten Gruppe von Bits der codierten Bitsequenz, und einer Multiplikation der dritten Untermatrix (Hc) mit einer dritten Gruppe von Bits der codierten Bitsequenz.

公开(公告)号：DE102010045581B4

公开(公告)日：2018-08-09

申请号：DE102010045581

申请日：2010-09-16

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BACKHAUSEN ULRICH ,  KERN THOMAS ,  SYASSEN JOERG

IPC: G11C16/10

Abstract: Verfahren mit folgenden Schritten:Programmieren von Daten in einen nicht-flüchtigen Speicher (102) mit einem ersten Programmiermodus;Erzeugen eines Steuersignals; undUmschalten auf einen zweiten Programmiermodus abhängig von dem Auftreten des Steuersignals, wobei das Programmieren in dem zweiten Programmiermodus mit einer geringeren Anzahl von Programmierimpulsen, verglichen mit dem ersten Programmiermodus, erfolgt, wobei das Programmieren von Daten in dem zweiten Programmiermodus im Vergleich zu dem Programmieren von Daten in dem ersten Programmiermodus eine kürzere Programmierzeit erfordert und Daten, die in dem zweiten Programmiermodus programmiert wurden eine kürzere Datenhaltezeit aufweisen, verglichen mit Daten, die in dem ersten Programmiermodus programmiert wurden.

公开(公告)号：DE102017203455A1

公开(公告)日：2017-09-07

申请号：DE102017203455

申请日：2017-03-02

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BACKHAUSEN ULRICH ,  CURATOLO GIACOMO ,  ROSENBUSCH JENS

IPC: G11C13/00

Abstract: Eine Schaltung (100, 200, 300) zum Überwachen eines resistiven Speichers mit einem Array von Zellen (50-0...n), die zwischen jeweilige Bitleitungen (BL) und jeweilige Wortleitungen (WL) gekoppelt sind. Die Schaltung (100, 200, 300) umfasst eine Strombestimmungsschaltung (110, 210, 310), ausgelegt zum Bestimmen eines Zellenstroms (I) und einer Zellenstrom-Änderungsrate (dI/dt) mindestens einer der Zellen (50-0...n); und eine Steuerschaltung (120, 220, 320), ausgelegt zum Bestimmen, ob die Zellenstrom-Änderungsrate (dI/dt) außerhalb eines vordefinierten Bereichs der Zellenstrom-Änderungsrate liegt; und Ausführen einer vorbestimmten Aktion, wenn die Steuerschaltungsbestimmung positiv ist.

公开(公告)号：DE102011080659B4

公开(公告)日：2015-04-02

申请号：DE102011080659

申请日：2011-08-09

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KERN THOMAS ,  BACKHAUSEN ULRICH ,  GÖSSEL MICHAEL ,  RABENALT THOMAS

IPC: G01R31/319 ,  G01R31/3183

Abstract: Vorrichtung (100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100) zum Testen einer zu testenden Schaltung (102, 13, 24, 44, 54, 641, 642, 742, 86), mit folgenden Merkmalen: einem Syndrombestimmer (110, 11, 21, 41, 51, 61, 81), der ausgelegt ist, um basierend auf einem codierten Binärwort (v') eine Fehlersyndrombitsequenz (s(v')) zu bestimmen, wobei die Fehlersyndrombitsequenz (s(v')) anzeigt, ob das codierte Binärwort (v') ein Codewort eines zur Codierung des codierten Binärwortes (v') verwendeten Fehlerkorrekturcodes (C) ist; einem Testsequenzbereitsteller (120), der ausgelegt ist, um zumindest einmal eine von der bestimmten Fehlersyndrombitsequenz (s(v')) unterschiedliche Testbitsequenz (Ti) der zu testenden Schaltung (102, 13, 24, 44, 54, 641, 642, 742, 86) bereitzustellen, wenn die Fehlersyndrombitsequenz (s(v')) anzeigt, dass das codierte Binärwort (v') ein Codewort des Fehlerkorrekturcodes (C) ist; und einer Auswerteschaltung (130, 14, 25, 58, 89), die ausgelegt ist, um basierend auf einem durch die Testbitsequenz (Ti) verursachten Testausgangssignal (R(Ti)') der zu testenden Schaltung (102, 13, 24, 44, 54, 641, 642, 742, 86) eine fehlerhafte Verarbeitung der Testbitsequenz (Ti) durch die zu testende Schaltung (102, 13, 24, 44, 54, 641, 642, 742, 86) zu erkennen.