公开(公告)号：DE102005022763A1

公开(公告)日：2006-11-23

申请号：DE102005022763

申请日：2005-05-18

Applicant: INFINEON TECHNOLOGIES AG

Inventor： RUSS CHRISTIAN ,  SCHULZ THOMAS ,  CHAUDHARY NIRMAL

IPC: H01L23/60 ,  G11C7/10 ,  H01L27/085 ,  H03K17/16 ,  H03K19/003

Abstract: An electronic circuit (100) comprises at least one circuit (101) comprising at least one multi-gate functional FET (102) with at least two gates and at least one ESD protection circuit (103) comprising a multi-gate protective FET (104) that is formed partly as an electrical charge carrying reducing transistor. The trigger voltage of the protective FET is less than that of the functional FET. Independent claims are also included for the following: (A) A circuit arrangement as above;and (B) A production process for the above.

公开(公告)号：DE102005022763B4

公开(公告)日：2018-02-01

申请号：DE102005022763

申请日：2005-05-18

Applicant: INFINEON TECHNOLOGIES AG

Inventor： RUSS CHRISTIAN DR ,  SCHULZ THOMAS DR ,  CHAUDHARY NIRMAL

IPC: H01L23/60 ,  G11C7/10 ,  H03K17/16 ,  H03K19/003

Abstract: Elektronische Schaltkreis-Anordnung, • mit einem Pad-Anschluss, • mit einem mit dem Pad-Anschluss elektrisch gekoppelten elektronischen Schaltkreis, welcher aufweist: a) mindestens einen Funktional-Schaltkreis, der mindestens einen Multi-Gate-Funktional-Feldeffekttransistor mit mindestens zwei Gates aufweist, b) mindestens einen ESD-Schutz-Schaltkreis, der mindestens einen Multi-Gate-Schutz-Feldeffekttransistor mit mindestens zwei Gates aufweist, c) wobei der Multi-Gate-Funktional-Feldeffekttransistor und der Multi-Gate-Schutz-Feldeffekttransistor jeweils als Fin-Feldeffekttransistor ausgebildet sind, und d) wobei der Multi-Gate-Schutz-Feldeffekttransistor als teilweise an elektrischen Ladungsträgern verarmter Transistor ausgebildet ist, e) einen Vor-Treiber-Schaltkreis zum Ansteuern eines Gate-Anschlusses des als Treiber-Transistor ausgebildeten Multi-Gate-Funktional-Feldeffekttransistors, wobei der Vor-Treiber-Schaltkreis mit dem Gate-Anschluss des Treiber-Transistors gekoppelt ist, f) wobei der Multi-Gate-Schutz-Feldeffekttransistor zum Triggern des Gate-Anschlusses des Multi-Gate-Funktional-Feldeffekttransistors im ESD-Fall ausgebildet ist, g) wobei die Triggerspannung des Multi-Gate-Schutz-Feldeffekttransistors kleiner ist als die Triggerspannung des Multi-Gate-Funktional-Feldeffekttransistors.

公开(公告)号：DE69825112T2

公开(公告)日：2005-07-28

申请号：DE69825112

申请日：1998-09-19

Applicant: INFINEON TECHNOLOGIES AG

Inventor： CHAUDHARY NIRMAL

IPC: C23F4/00 ,  H01J37/32 ,  H01L21/02 ,  H01L21/302 ,  H01L21/3065 ,  H01L21/321 ,  H01L21/3213 ,  H01J37/08

Abstract: A method, in an RF-based plasma processing chamber 600, for performing a planarization etch and a recess etch of a first layer on a semiconductor wafer 614. The method includes placing the semiconductor wafer, including a trench formed therein, into the plasma processing chamber. The method also includes depositing the first layer over a surface of the semiconductor and into the trench. There is further included performing the planarization etch to substantially planarize the first layer in the plasma processing chamber, the planarization etch being performed with a first ion density level. Additionally, there is included performing, using the plasma processing chamber, the recess etch on the first layer to recess the first layer within the trench. The recess etch is performed with a second ion density level in the plasma processing chamber, with the second ion density level being higher than the first ion density level.

公开(公告)号：DE69825112D1

公开(公告)日：2004-08-26

申请号：DE69825112

申请日：1998-09-19

Applicant: INFINEON TECHNOLOGIES AG

Inventor： CHAUDHARY NIRMAL

IPC: C23F4/00 ,  H01J37/32 ,  H01L21/02 ,  H01L21/302 ,  H01L21/3065 ,  H01L21/321 ,  H01L21/3213 ,  H01J37/08

Abstract: A method, in an RF-based plasma processing chamber 600, for performing a planarization etch and a recess etch of a first layer on a semiconductor wafer 614. The method includes placing the semiconductor wafer, including a trench formed therein, into the plasma processing chamber. The method also includes depositing the first layer over a surface of the semiconductor and into the trench. There is further included performing the planarization etch to substantially planarize the first layer in the plasma processing chamber, the planarization etch being performed with a first ion density level. Additionally, there is included performing, using the plasma processing chamber, the recess etch on the first layer to recess the first layer within the trench. The recess etch is performed with a second ion density level in the plasma processing chamber, with the second ion density level being higher than the first ion density level.

公开(公告)号：DE102005009976B4

公开(公告)日：2012-12-06

申请号：DE102005009976

申请日：2005-03-04

Applicant: INFINEON TECHNOLOGIES AG

Inventor： CHAUDHARY NIRMAL ,  LI HONG-JYH

IPC: H01L29/78 ,  H01L21/225 ,  H01L21/28 ,  H01L21/336 ,  H01L21/8242 ,  H01L29/51 ,  H01L29/76 ,  H01L29/786

Abstract: Transistor mit: einem Sourcebereich (S) und einem Drainbereich (D), die in einem Werkstück (202; 302; 402; 502) angeordnet sind, wobei das Werkstück (202; 302; 402; 502) eine Oberseite (222; 322; 422; 522) hat und der Sourcebereich (S) und der Drainbereich (D) durch einen Kanalbereich (C) getrennt sind, einem Gatedielektrikum (208; 308; 408; 508), das über dem Kanalbereich (C) und einem Abschnitt des Sourcebereichs (S) und des Drainbereichs (D) angeordnet ist; und einem Gatebereich (210; 310; 410; 510), der über dem Gatedielektrikum (208; 308; 408; 508) angeordnet ist, dadurch gekennzeichnet, dass der Sourcebereich (S) und der Drainbereich (D) jeweils einen in der Oberseite (222; 322; 422; 522) des Werkstücks (202; 302; 402; 502) angeordneten Dotierstoff haltigen Metallbereich (224; 324; 424; 524) und einen dotierten Bereich (226; 326; 426; 526) umfassen, der in dem Werkstück (202; 302; 402; 502) angeordnet ist und an den Dotierstoff haltigen Metallbereich...

公开(公告)号：DE102005009976A1

公开(公告)日：2005-12-01

申请号：DE102005009976

申请日：2005-03-04

Applicant: INFINEON TECHNOLOGIES AG

Inventor： CHAUDHARY NIRMAL ,  LI HONG-JYH

IPC: H01L21/225 ,  H01L21/28 ,  H01L21/336 ,  H01L21/8242 ,  H01L29/51 ,  H01L29/76 ,  H01L29/78 ,  H01L29/786

Abstract: A transistor and method of manufacturing thereof. A gate dielectric and gate are formed over a workpiece, and the source and drain regions of a transistor are recessed. The recesses are filled with a dopant-bearing metal, and a low-temperature anneal process is used to form doped regions within the workpiece adjacent the dopant-bearing metal regions. A transistor having a small effective oxide thickness and a well-controlled junction depth is formed.