公开(公告)号：DE102006062830B4

公开(公告)日：2015-08-06

申请号：DE102006062830

申请日：2006-05-11

Applicant: INFINEON TECHNOLOGIES AG

Inventor： GOSSNER HARALD DR ,  SCHULZ THOMAS DR ,  RUSS CHRISTIAN DR ,  KNOBLINGER GERHARD DR

IPC: H01L21/332 ,  H01L21/265 ,  H01L29/74

Abstract: Verfahren zum Herstellen eines Thyristors (500, 520), bei dem • auf oder über einem Substrat ein erster dotierter Anschluss-Bereich (502) und ein zweiter dotierter Anschluss-Bereich (503) gebildet werden, wobei der erste dotierte Anschluss-Bereich (502) einen ersten Leitfähigkeitstyp aufweist und wobei der zweite dotierte Anschluss-Bereich (503) einen zweiten Leitfähigkeitstyp aufweist; • ein erster Body-Bereich (504) und ein zweiter Body-Bereich (505) zwischen dem ersten Anschluss-Bereich (502) und dem zweiten Anschluss-Bereich (503) gebildet werden, wobei der erste Body-Bereich (504) zwischen dem ersten Anschluss-Bereich (502) und dem zweiten Body-Bereich (505) gebildet wird und der zweite Body-Bereich (505) zwischen dem ersten Body-Bereich (504) und dem zweiten Anschluss-Bereich (503) gebildet wird; • der erste Body-Bereich (504) mittels Einbringens von Dotierstoffatomen des zweiten Leitfähigkeitstyps dotiert wird, und der zweite Body-Bereich (505) mittels Einbringens von Dotierstoffatomen des ersten Leitfähigkeitstyps dotiert wird; • das Einbringen der Dotierstoffatome in die Body-Bereiche unter Verwendung eines Halo-Implantations-Verfahrens erfolgt.

公开(公告)号：DE102005007822B4

公开(公告)日：2014-05-22

申请号：DE102005007822

申请日：2005-02-21

Applicant: INFINEON TECHNOLOGIES AG

Inventor： NIRSCHL THOMAS ,  PACHA CHRISTIAN DR ,  SCHULZ THOMAS DR ,  SCHMITT-LANDSIEDEL DORIS PROF DR ,  HOLZ JÜRGEN DR ,  SCHRÜFER KLAUS DR ,  KAKOSCHKE RONALD DR

IPC: H01L27/115

Abstract: Integrierte Schaltungsanordnung (10, 158) mit einem ersten Feldeffekttransistor (T1, T3, T5, T7), der die folgenden Bereiche enthält: einen dotierten ersten Anschlussbereich (S1) eines ersten Dotiertyps, einen undotierten oder gemäß einem vom ersten Dotiertyp verschiedenen zweiten Dotiertyp dotierten Nachbarbereich (20, D3), der an den ersten Anschlussbereich (S1) unter Bildung einer Grenze grenzt und der ein Kanalausbildungsbereich (20) ist, einen elektrisch isolierenden ersten Isolierbereich (GD1, GD3) an der Grenze, und einen ersten Steuerbereich (G1, G3, G7a), der an den ersten Isolierbereich (GD1) grenzt und an der Grenze angeordnet ist, wobei der erste Feldeffekttransistor (T1, T3, T5, T7) ein Tunnel-Feldeffekttransistor (T1, T3, T5, T7) ist, wobei ein an den Nachbarbereich (20) grenzender weiterer Anschlussbereich (D1) vorhanden ist, der gemäß zweitem Dotiertyp dotiert ist, wobei die maximale Dotierstoffkonzentration im weiteren Anschlussbereich (D1) um mindestens eine Zehnerpotenz größer als die maximale Dotierstoffkonzentration im Nachbarbereich (20) ist, einen weiteren Feldeffekttransistor (T2, T4, T6), der einen dotierten dritten Anschlussbereich (S2) und einen dotierten vierten Anschlussbereich (D2) enthält, wobei der dritte Anschlussbereich (S2) und der vierte Anschlussbereich (D2) gemäß dem gleichen Dotiertyp dotiert sind, einen zwischen dem dritten Anschlussbereich (S2) und dem vierten Anschlussbereich (D2) angeordneten undotierten oder gemäß einem anderen Dotiertyp als der dritte Anschlussbereich (S2) dotierten Kanalausbildungsbereich (30, 50), mit einem weiteren Steuerbereich (G2, G4, G6) des weiteren Feldeffekttransistors (T2, T4, T6), mit einem weiteren Isolierbereich (GD2, GD4) des weiteren Feldeffekttransistors (T2, T4, T6), dadurch gekennzeichnet, dass ein Tunnelübergang an der Grenze in Sperrrichtung geschaltet ist.

公开(公告)号：DE102007063723B4

公开(公告)日：2013-03-28

申请号：DE102007063723

申请日：2007-11-13

Applicant: INFINEON TECHNOLOGIES AG

Inventor： RUSS CHRISTIAN DR ,  GOSSNER HARALD DR ,  SCHULZ THOMAS DR

IPC: H01L21/336 ,  H01L21/338 ,  H01L29/78

Abstract: Verfahren zum Silizidieren von Finnen-Strukturen, aufweisend: Bereitstellen einer ersten Finnen-Struktur (2200) mit einem vorgegebenen ersten Wert (WFinne,1) der Finnen-Breite, wobei die erste Finnen-Struktur Teil eines ersten FinFET-Devices ist; Bereitstellen einer zweiten Finnen-Struktur (2230) mit einem vorgegebenen zweiten Wert (WFinne,4) der Finnen-Breite, wobei der zweite Wert von dem ersten Wert verschieden ist und wobei die zweite Finnen-Struktur Teil eines zweiten FinFET-Devices ist; Silizidieren zumindest eines Teils der ersten Finnen-Struktur (2200) und der zweiten Finnen-Struktur (2230), wobei der Grad der Silizidierung jeweils mittels des entsprechenden Wertes (WFinne,1, WFinne,4) der Finnen-Breite gesteuert wird und der erste und zweite Wert (WFinne,1, WFinne,4) der Finnen-Breite so bestimmt werden, dass der Grad der Silizidierung für die erste Finnen-Struktur (2200) und die zweite Finnen-Struktur (2230) verschieden ist, wobei der erste Wert (WFinne,1) der Finnen-Breite so bestimmt wird, dass das Silizidieren zur partiellen Silizidierung des Teils der ersten Finnen-Struktur (2200) führt; und...

公开(公告)号：DE102006062831B4

公开(公告)日：2011-06-30

申请号：DE102006062831

申请日：2006-05-11

Applicant: INFINEON TECHNOLOGIES AG

Inventor： GOSSNER HARALD DR ,  SCHULZ THOMAS DR ,  RUSS CHRISTIAN DR ,  KNOBLINGER GERHARD DR

IPC: H01L21/336 ,  H01L29/78

Abstract: Verfahren zum Herstellen eines Drain-Extended-MOS-Feldeffekttransistors, bei dem • auf bzw. über einem Substrat eine Fin-Struktur gebildet wird; • in der Fin-Struktur ein erster dotierter Anschluss-Bereich und ein zweiter dotierter Anschluss-Bereich gebildet werden, wobei der erste Anschluss-Bereich und der zweite Anschluss-Bereich einen ersten Leitfähigkeitstyp aufweisen; • ein erster Body-Bereich und ein zweiter Body-Bereich zwischen dem ersten Anschluss-Bereich und dem zweiten Anschluss-Bereich gebildet werden, wobei der erste Body-Bereich zwischen dem ersten Anschluss-Bereich und dem zweiten Body-Bereich gebildet wird, und wobei der zweite Body-Bereich zwischen dem ersten Body-Bereich und dem zweiten Anschluss-Bereich gebildet wird; • der erste Body-Bereich und der zweite Body-Bereich mittels Einbringens von Dotierstoffatomen dotiert werden, derart, dass der erste Body-Bereich den ersten Leitfähigkeitstyp aufweist, und dass der zweite Body-Bereich einen zu dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp aufweist; • ein Gate-Bereich auf bzw. über dem zweiten Body-Bereich und auf bzw. über zumindest einem Teilbereich des...

公开(公告)号：DE102009004550B4

公开(公告)日：2011-06-22

申请号：DE102009004550

申请日：2009-01-14

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BARTH HANS-JOACHIM DR ,  POSTNIKOV SERGEI ,  SCHULZ THOMAS DR ,  ARNIM KLAUS VON

IPC: H01L21/768 ,  H01L21/283

Abstract: Verfahren zur Bildung von Zwischenverbindungen, mit den folgenden Schritten: Ätzen einer ersten Menge von Öffnungen in einer Hartmaske unter Verwendung einer ersten Fotoresistschicht mit einer ersten Struktur von Öffnungen mit einer ersten Größe als eine erste Ätzmaske; Ätzen einer zweiten Menge von Öffnungen in einer Hartmaske unter Verwendung einer zweiten Fotoresistschicht mit einer zweiten Struktur von Öffnungen mit einer zweiten Größe, wobei die erste Größe von der zweiten Größe verschieden ist, als eine zweite Ätzmaske; und Verkleinern der Öffnungen in der ersten Struktur in der ersten Fotoresistschicht und/oder der zweiten Struktur in der zweiten Fotoresistschicht vor dem Ätzen der Öffnungen in der Hartmaske.

公开(公告)号：DE102006022126B4

公开(公告)日：2015-04-09

申请号：DE102006022126

申请日：2006-05-11

Applicant: INFINEON TECHNOLOGIES AG

Inventor： GOSSNER HARALD DR ,  SCHULZ THOMAS DR ,  RUSS CHRISTIAN DR ,  KNOBLINGER GERHARD DR

IPC: H01L21/332 ,  H01L21/266 ,  H01L23/62 ,  H01L29/74

Abstract: Verfahren zum Herstellen eines elektronischen Bauelementes (1000; 1100), bei dem • auf oder über einem Substrat (1001) ein erster dotierter Anschluss-Bereich (1002) und ein zweiter dotierter Anschluss-Bereich (1003) gebildet werden, wobei der erste dotierte Anschluss-Bereich (1002) einen ersten Leitfähigkeitstyp aufweist und der zweite dotierte Anschluss-Bereich (1003) einen zu dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp aufweist; • ein Body-Bereich (1007) zwischen dem ersten dotierten Anschluss-Bereich (1002) und dem zweiten dotierten Anschluss-Bereich (1003) gebildet wird; • mindestens zwei voneinander getrennte Gate-Bereiche (1006; 1106) auf oder über dem Body-Bereich (1007) gebildet werden; • mittels Einbringens von Dotierstoffen in den Body-Bereich (1007) mindestens ein erster dotierter Teilbereich (1004a) vom zweiten Leitfähigkeitstyp und mindestens ein zweiter dotierter Teilbereich (1005a) vom ersten Leitfähigkeitstyp in dem Body-Bereich (1007) gebildet werden, wobei das Einbringen der Dotierstoffatome in den Body-Bereich (1007) zum Bilden des mindestens einen ersten dotierten Teilbereichs (1004a) und des mindestens einen zweiten dotierten Teilbereichs (1005a) des Body-Bereiches (1007) durch mindestens einen zwischen den mindestens zwei getrennten Gate-Bereichen (1006; 1106) ausgebildeten Zwischenbereich (1011; 1111) hindurch erfolgt, und wobei der mindestens eine erste dotierte Teilbereich (1004a) zwischen dem ersten Anschluss-Bereich (1002) und dem mindestens einen zweiten dotierten Teilbereich (1005a) gebildet wird und der mindestens eine zweite dotierte Teilbereich (1005a) zwischen dem mindestens einen ersten dotierten Teilbereich (1004a) und dem zweiten Anschluss-Bereich (1003) gebildet wird, derart, dass ein Thyristor gebildet wird.

公开(公告)号：DE102009003920B4

公开(公告)日：2013-09-19

申请号：DE102009003920

申请日：2009-01-02

Applicant: INFINEON TECHNOLOGIES AG

Inventor： SCHULZ THOMAS DR ,  ZANDEN KOEN VAN DER DR

IPC: H01L27/115 ,  B82Y10/00 ,  H01L29/788 ,  H01L29/792

Abstract: Fin-Feldeffekt-Speicherzelle (100), aufweisend: • zwei sich kreuzende Halbleiter-Finnen (101) mit vier voneinander getrennten Endteilbereichen, wobei jeder Endteilbereich der zwei sich kreuzenden Halbleiter-Finnen (101) einen Source/Drain-Bereich (1021, 1022, 1023, 1024) aufweist; • eine Ladungsspeicherschicht (103), die zumindest einen Teilbereich der zwei sich kreuzenden Halbleiter-Finnen (101) bedeckt; und • eine Gate-Schicht (104), die zumindest einen Teilbereich der Ladungsspeicherschicht (103) bedeckt.

公开(公告)号：DE102006013721B4

公开(公告)日：2011-12-08

申请号：DE102006013721

申请日：2006-03-24

Applicant: INFINEON TECHNOLOGIES AG

Inventor： ARNIM KLAUS VON ,  SCHULZ THOMAS DR ,  PACHA CHRISTIAN DR

IPC: H01L23/58 ,  G01K7/01 ,  H01L21/66 ,  H01L23/544 ,  H01L27/06

Abstract: Halbleiterschaltungsanordnung mit einem Halbleitersubstrat (1), einer ersten Isolierschicht (2), die auf dem Halbleitersubstrat (1) ausgebildet ist, und einem aktiven Halbleiterbereich (AA), der auf der ersten Isolierschicht (2) ausgebildet und durch eine zweite Isolierschicht (4) seitlich begrenzt und an allen Seiten umgeben ist, wobei der aktive Halbleiterbereich (AA) aus einem ersten und einem zweiten Dotiergebiet (S, D) von einem ersten Leitungstyp (n+), die bis zur Oberfläche der ersten Isolierschicht (2) reichen, und aus zumindest einem Kanalgebiet, das zwischen dem ersten und zweiten Dotiergebiet festgelegt ist, sowie aus einem ersten und/oder zweiten Diodengebiet (DD1, DD2) besteht, wobei an der Oberfläche des zumindest einen Kanalgebiets zumindest ein Gatedielektrikum (5) und darauf eine Steuerelektrode (6, G) zur Realisierung eines Feldeffekttransistors (FET) ausgebildet ist, und wobei in dem ersten und/oder zweiten Diodengebiet (DD1, DD2) ein drittes Dotiergebiet von einem zum ersten Leitungstyp entgegengesetzten zweiten Leitungstyp (p+) bis zur...

公开(公告)号：DE102005022763B4

公开(公告)日：2018-02-01

申请号：DE102005022763

申请日：2005-05-18

Applicant: INFINEON TECHNOLOGIES AG

Inventor： RUSS CHRISTIAN DR ,  SCHULZ THOMAS DR ,  CHAUDHARY NIRMAL

IPC: H01L23/60 ,  G11C7/10 ,  H03K17/16 ,  H03K19/003

Abstract: Elektronische Schaltkreis-Anordnung, • mit einem Pad-Anschluss, • mit einem mit dem Pad-Anschluss elektrisch gekoppelten elektronischen Schaltkreis, welcher aufweist: a) mindestens einen Funktional-Schaltkreis, der mindestens einen Multi-Gate-Funktional-Feldeffekttransistor mit mindestens zwei Gates aufweist, b) mindestens einen ESD-Schutz-Schaltkreis, der mindestens einen Multi-Gate-Schutz-Feldeffekttransistor mit mindestens zwei Gates aufweist, c) wobei der Multi-Gate-Funktional-Feldeffekttransistor und der Multi-Gate-Schutz-Feldeffekttransistor jeweils als Fin-Feldeffekttransistor ausgebildet sind, und d) wobei der Multi-Gate-Schutz-Feldeffekttransistor als teilweise an elektrischen Ladungsträgern verarmter Transistor ausgebildet ist, e) einen Vor-Treiber-Schaltkreis zum Ansteuern eines Gate-Anschlusses des als Treiber-Transistor ausgebildeten Multi-Gate-Funktional-Feldeffekttransistors, wobei der Vor-Treiber-Schaltkreis mit dem Gate-Anschluss des Treiber-Transistors gekoppelt ist, f) wobei der Multi-Gate-Schutz-Feldeffekttransistor zum Triggern des Gate-Anschlusses des Multi-Gate-Funktional-Feldeffekttransistors im ESD-Fall ausgebildet ist, g) wobei die Triggerspannung des Multi-Gate-Schutz-Feldeffekttransistors kleiner ist als die Triggerspannung des Multi-Gate-Funktional-Feldeffekttransistors.

公开(公告)号：DE102007054028B4

公开(公告)日：2017-06-01

申请号：DE102007054028

申请日：2007-11-13

Applicant: INFINEON TECHNOLOGIES AG

Inventor： RUSS CHRISTIAN DR ,  GOSSNER HARALD DR ,  SCHULZ THOMAS DR

IPC: H01L29/78 ,  H01L21/336 ,  H01L23/60

Abstract: Feldeffekt-Transistor (1300, 1400, 1500, 1600) mit einer Finnen-Struktur (1350) aufweisend: einen ersten Source/Drain-Bereich (1303, 1403, 1503, 1603) und einen zweiten Source/Drain-Bereich (1304, 1404, 1504, 1604); einen Body-Bereich (1311), welcher innerhalb der Finnen-Struktur und zwischen dem ersten und dem zweiten Source/Drain-Bereich ausgebildet ist; einen metallisch leitfähigen Bereich (1333, 1633), welcher innerhalb eines Teils des ersten Source/Drain-Bereichs ausgebildet ist, wobei der metallisch leitfähige Bereich an den Body-Bereich oder an einen leicht dotierten Bereich (1313), welcher zwischen dem Body-Bereich und dem ersten Source/Drain-Bereich angeordnet ist, angrenzt; und einen Strom-Ballast-Bereich (1344, 1544, 1644), welcher innerhalb eines Teils des zweiten Source/Drain-Bereichs ausgebildet ist.