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    반도체 칩
    1.
    发明公开
    반도체 칩 审中-公开

    公开(公告)号：KR20180070470A

    公开(公告)日：2018-06-26

    申请号：KR20170165861

    申请日：2017-12-05

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： KUENEMUND THOMAS ,  ROEHRICH MAYK

    IPC: H01L27/02 ,  H01L21/8234 ,  H01L27/12

    CPC classification number: H01L23/576 ,  H01L27/0207 ,  H01L27/092

    Abstract: 일실시예에따르면, 반도체칩 본체및 이본체상의반도체칩 회로를포함하는반도체칩이설명되고, 반도체칩 회로는, 제1 및제2 노드에결합되며적어도 2개의게이트-절연체-반도체구조체를포함하는제1 회로경로, 및제1 및제2 노드에결합되며적어도 2개의게이트-절연체-반도체구조체를포함하는제2 회로경로를포함한다. 제1 및제2 회로경로는제1 및제2 노드를상보적인로직상태들로설정하도록연결된다. 제1 및제2 회로경로각각에서, 게이트-절연체-반도체구조체들중 적어도하나는전계효과트랜지스터로서구성된다. 제1 및제2 회로경로중 적어도하나의회로경로에서, 게이트-절연체-반도체구조체들중 적어도하나는이 회로경로를반도체본체에연결하도록구성된다.

    Integrated circuit and method for operating the same
    3.
    发明专利
    Integrated circuit and method for operating the same 有权

    公开(公告)号：JP2004355631A

    公开(公告)日：2004-12-16

    申请号：JP2004158363

    申请日：2004-05-27

    Applicant: Infineon Technologies Ag ,  インフィネオン テクノロジーズ アクチェンゲゼルシャフト

    Inventor： KUENEMUND THOMAS

    IPC: G06F5/01 ,  G06F21/75 ,  G11C19/28 ,  H03K17/693 ,  G06F12/14

    CPC classification number: G06F21/75 ,  G06F5/015 ,  G11C19/28 ,  H03K17/693

    Abstract: PROBLEM TO BE SOLVED: To provide a shifter which makes it more difficult to secretly find out data. SOLUTION: An integrated circuit has at least two multiplexers and at least one precharge unit. The multiplexers are cascade-connected, and each multiplexer has a plurality of data input and data output and a control input, and correspondence of connection between data inputs and data outputs is defined by a signal existing in the control input, and each data output of the multiplexer is connected to one of data inputs of the multiplexer connected below to thereby form a data path extending through the cascade, and each of data input and data output data has two terminals for application of a dual-rail signal. The precharge unit can be driven by a control signal and is connected to data output or data input of one of the multiplexers and sets the data output/input to a precharge state before execution of computation operation. COPYRIGHT: (C)2005,JPO&NCIPI

    MEMORY FOR THE CENTRAL UNIT OF A COMPUTER, CORRESPONDING COMPUTER, AND METHOD FOR SYNCHRONISING A MEMORY WITH THE MAIN MEMORY OF A COMPUTER
    4.
    发明申请
    MEMORY FOR THE CENTRAL UNIT OF A COMPUTER, CORRESPONDING COMPUTER, AND METHOD FOR SYNCHRONISING A MEMORY WITH THE MAIN MEMORY OF A COMPUTER 审中-公开
    内存计算系统，计算系统和方法的中央处理单元同步一个程序的计算系统的主存储器

    公开(公告)号：WO03048943A2

    公开(公告)日：2003-06-12

    申请号：PCT/DE0204066

    申请日：2002-10-31

    Applicant: INFINEON TECHNOLOGIES AG ,  GAMMEL BERNDT M ,  KUENEMUND THOMAS ,  SEDLAK HOLGER

    Inventor： GAMMEL BERNDT M ,  KUENEMUND THOMAS ,  SEDLAK HOLGER

    IPC: G06F12/0804 ,  G06F12/14 ,  G06F21/24 ,  H04L9/10 ,  G06F1/00 ,  G06F12/08

    CPC classification number: G06F12/1408 ,  G06F12/0804

    Abstract: The invention relates to a memory, especially a cache memory, and a method for synchronising said cache memory with the main memory of a computer. According to the inventive method, each memory entry has an address range, a data area which is associated with the address range, and an identification area which is associated with the address range. Said identification area has a first memory field containing a value which indicates whether data is stored in the data area of the memory or with which cryptographic key. The information contained in the first memory field can be used as a starting point for synchronisation, on the basis of an accepted association between the data to be synchronised and the cryptographic keys.

    Abstract translation: 本发明提出一种存储器，特别是高速缓冲存储器，和同步高速缓冲存储器的计算机系统的主存储器的一种方法，其中具有地址范围内的每个存储条目，所分配的地址范围的数据区，和与所述地址空间标识符字段相关联。 在这种情况下的识别区包括第一存储器阵列包括一个值，指示加密密钥数据是否与存储在存储器中的数据区域。 由于推定数据和加密密钥同步之间的关联，包含在第一存储器字段中的信息可以作为同步的基准。

    Integrierter Schaltkreis
    5.
    发明专利
    Integrierter Schaltkreis 未知

    公开(公告)号：DE102020105474A1

    公开(公告)日：2021-09-02

    申请号：DE102020105474

    申请日：2020-03-02

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： KUENEMUND THOMAS ,  EGGER PETER ,  GRUETZNER MARKUS

    IPC: H01L27/085 ,  H01L23/50 ,  H01L27/088 ,  H03K3/00 ,  H03K19/20

    Abstract: Verschiedene Ausführungsformen beschreiben einen integrierten Schaltkreis, wobei der integrierte Schaltkreis aufweist: mindestens sieben planare Feldeffekttransistoren, die in einer maximalen Strukturgröße gemäß einem Technologieknoten von maximal 65 nm nebeneinander in einem gemeinsamen Substrat bereitgestellt sind; wobei jeder Feldeffekttransistor der mindestens sieben planaren Feldeffekttransistoren einen ersten Source/Drain-Diffusionsbereich, einen zweiten Source/Drain-Diffusionsbereich, einen Kanalbereich zwischen dem Drain-Diffusionsbereich und dem Source-Diffusionsbereich, und einen Gate-Anschluss aufweist; und wobei jeder Feldeffekttransistor der mindestens sieben planaren Feldeffekttransistoren mindestens einen gemeinsamen Source/Drain-Diffusionsbereich mit einem anderen Feldeffekttransistor der mindestens sieben planaren Feldeffekttransistoren aufweist; wobei die gemeinsamen Source/Drain-Diffusionsbereiche frei sind von Vertikal-Anschluss-Kontaktmaterial.

    Halbleiterchip
    6.
    发明专利
    Halbleiterchip 未知

    公开(公告)号：DE102015106508B4

    公开(公告)日：2018-04-26

    申请号：DE102015106508

    申请日：2015-04-28

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： KUENEMUND THOMAS

    IPC: H03K17/687 ,  G06F21/75

    Abstract: Logik-Gatter zum Implementieren einer logischen Funktion, aufweisend:eine erste Schaltung, aufweisendmindestens einen p-Kanal-Feldeffekttransistor;mindestens einen n-Kanal-Feldeffekttransistor;einen ersten Stromversorgungsanschluss, eingerichtet zum Empfangen einer ersten Versorgungsspannung mit einem oberen Versorgungspotential; undeinen zweiten Stromversorgungsanschluss, eingerichtet zum Empfangen einer zweiten Versorgungsspannung mit einem unteren Versorgungspotential;wobei der mindestens eine p-Kanal-Feldeffekttransistor und der mindestens eine n-Kanal-Feldeffekttransistor so geschaltet sind, dassder mindestens eine n-Kanal-Feldeffekttransistor, wenn ihm an seinem Gate das obere Versorgungspotential zugeführt wird, dem Gate des mindestens einen p-Kanal-Feldeffekttransistors das untere Versorgungspotential zuführt; undder mindestens eine p-Kanal-Feldeffekttransistors, wenn ihm an seinem Gate das untere Versorgungspotential zugeführt wird, dem Gate des mindestens einen n-Kanal-Feldeffekttransistors das obere Versorgungspotential zuführt;wobei die Schaltung so eingerichtet ist, dass der Logikzustand des Gate des mindestens einen p-Kanal-Feldeffekttransistors und der Logikzustand des Gate des mindestens einen n-Kanal-Feldeffekttransistors nur durch Ändern einer Versorgung der Schaltung mit der ersten Versorgungsspannung und/oder der zweiten Versorgungsspannung geändert werden kann; undeine zweite Schaltung, die die logische Funktion des Logik-Gatters implementiert und einen Versorgungsanschluss aufweist, der mit dem Gate des mindestens einen p-Kanal-Feldeffekttransistors oder dem Gate des mindestens einen n-Kanal-Feldeffekttransistors gekoppelt ist.

    SCHALTUNGSANORDNUNG UND VERFAHREN ZUM SICHERN EINER SCHALTUNGSANORDNUNG GEGEN WIEDERHOLTE LICHTANGRIFFE
    8.
    发明专利
    SCHALTUNGSANORDNUNG UND VERFAHREN ZUM SICHERN EINER SCHALTUNGSANORDNUNG GEGEN WIEDERHOLTE LICHTANGRIFFE 未知

    公开(公告)号：DE102013112552A1

    公开(公告)日：2015-05-21

    申请号：DE102013112552

    申请日：2013-11-14

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： WEDER UWE ,  KUENEMUND THOMAS

    IPC: H01L23/58

    Abstract: Gemäß einem Ausführungsbeispiel wird eine Schaltungsanordnung beschrieben aufweisend eine Detektionsschaltung, die eingerichtet ist, Lichtangriffe auf die Schaltungsanordnung zu detektieren, eine Verarbeitungsschaltung, die eingerichtet ist, für jeden detektierten Lichtangriff durch die Detektionsschaltung einen Stromfluss durch eine Leitung zu veranlassen und eine Steuerschaltung, die eingerichtet ist, abhängig vom Leitzustand der Leitung die Funktion einer Komponente der Schaltungsanordnung zu ermöglichen.

    Verfahren und Vorrichtung zur Erfassung einer externen Manipulation einer elektrischen Schaltung
    9.
    发明专利
    Verfahren und Vorrichtung zur Erfassung einer externen Manipulation einer elektrischen Schaltung 未知

    公开(公告)号：DE102004020870B4

    公开(公告)日：2013-02-07

    申请号：DE102004020870

    申请日：2004-04-28

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： KUENEMUND THOMAS ,  LAEUGER ARNIM

    IPC: G06F12/14 ,  G06F21/75 ,  H04L9/00

    Abstract: Vorrichtung zur Erfassung einer externen Manipulation einer elektrischen Schaltung, mit einem Sensor-RS-Flipflop (14), welches einen ersten (Sns, SnsQ = VSS, VDD) und einen zweiten (Sns, SnsQ = VDD, VSS) stabilen Zustand einnehmen kann, bei denen seine beiden Ausgänge einen jeweils unterschiedlichen logischen Zustand haben, und welches einen dritten Zustand einnehmen kann, bei dem seine beiden Ausgänge den gleichen logischen Zustand (Sns, SnsQ = VSS, VSS) haben; einem Alarm-RS-Flipflop (16), welches aus einem ersten stabilen Zustand in einen zweiten stabilen Zustand wechselt, sobald der dritte Zustand des Sensor-RS-Flipflops (14) erfasst wird; einer Ansteuerschaltung (12) zum Initialisieren des Sensor-RS-Flipflops (14) und des Alarm-RS-Flipflops (16) in den ersten stabilen Zustand und zum Betreiben des Sensor-RS-Flipflops (14) in einem Normalmodus, in dem die Eingangssignalkombination für das Sensor-RS-Flipflop (14) unverändert beibehalten wird; einer Verknüpfungsschaltung (18), welche es als externe Manipulation erfasst und ein Alarmsignal erzeugt, wenn zumindest eines der folgenden Ereignisse...

    10.
    发明专利
    未知

    公开(公告)号：DE102009018075A1

    公开(公告)日：2009-10-29

    申请号：DE102009018075

    申请日：2009-04-20

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： KUENEMUND THOMAS ,  WROBLEWSKI ARTUR

    IPC: G11C11/34 ,  G11C11/41

    Abstract: A plurality of masked memory cells organized in at least two groups, each group using an individual mask signal, is operated by providing a logically valid mask signal only for a selected group comprising the memory cell to be accessed while a logically invalid mask signal are used for all groups other than the selected group.

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