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    반도체 칩
    1.
    发明公开
    반도체 칩 审中-公开

    公开(公告)号：KR20180070470A

    公开(公告)日：2018-06-26

    申请号：KR20170165861

    申请日：2017-12-05

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： KUENEMUND THOMAS ,  ROEHRICH MAYK

    IPC: H01L27/02 ,  H01L21/8234 ,  H01L27/12

    CPC classification number: H01L23/576 ,  H01L27/0207 ,  H01L27/092

    Abstract: 일실시예에따르면, 반도체칩 본체및 이본체상의반도체칩 회로를포함하는반도체칩이설명되고, 반도체칩 회로는, 제1 및제2 노드에결합되며적어도 2개의게이트-절연체-반도체구조체를포함하는제1 회로경로, 및제1 및제2 노드에결합되며적어도 2개의게이트-절연체-반도체구조체를포함하는제2 회로경로를포함한다. 제1 및제2 회로경로는제1 및제2 노드를상보적인로직상태들로설정하도록연결된다. 제1 및제2 회로경로각각에서, 게이트-절연체-반도체구조체들중 적어도하나는전계효과트랜지스터로서구성된다. 제1 및제2 회로경로중 적어도하나의회로경로에서, 게이트-절연체-반도체구조체들중 적어도하나는이 회로경로를반도체본체에연결하도록구성된다.

    Method for manufacturing non-volatile semiconductor memory cell having separate tunnel window
    2.
    发明专利
    Method for manufacturing non-volatile semiconductor memory cell having separate tunnel window 审中-公开
    制造具有分离式隧道窗的非挥发性半导体存储单元的方法

    公开(公告)号：JP2006319362A

    公开(公告)日：2006-11-24

    申请号：JP2006197022

    申请日：2006-07-19

    Applicant: Infineon Technologies Ag ,  インフィネオン テクノロジーズ アクチエンゲゼルシャフト

    Inventor： WAWER PETER ,  SPRINGMANN OLIVER ,  WOLF KONRAD ,  HEITZSCH OLAF ,  HUCKELS KAI ,  RENNEKAMP REINHOLD ,  ROEHRICH MAYK ,  STEIN VON KAMIENSKI ELARD ,  KUTTER CHRISTOPH ,  LUDWIG CHRISTOPH

    IPC: H01L21/8247 ,  H01L21/336 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

    CPC classification number: H01L29/66825 ,  H01L29/7883

    Abstract: PROBLEM TO BE SOLVED: To provide a method for manufacturing a non-volatile semiconductor memory cell (SZ) having a separate tunnel window cell (TF).
    SOLUTION: The method includes the step for forming the window cell (TF) having a tunnel zone (TG), a tunnel layer (4), a tunnel window memory layer (T5), a dielectric tunnel window layer (T6), and a tunnel window control electrode layer (T7), and the step for forming a transistor memory cell (TZ) having a channel zone (KG), a gate layer (3), a memory layer (5), a dielectric layer (6), and a control electrode layer (7). By the manufacturing method, the tunnel zone (TG) is formed in a late implantation step by tunnel implantation (I
    T ) using the window cell (TF) as a mask. The resulting memory cell has a small area requirement and a high number of program/clear cycles.
    COPYRIGHT: (C)2007,JPO&INPIT

    Abstract translation: 要解决的问题：提供一种制造具有单独的隧道窗口单元（TF）的非易失性半导体存储单元（SZ）的方法。 解决方案：该方法包括用于形成具有隧道区（TG），隧道层（4），隧道窗口存储层（T5），电介质隧道窗口层（T6）的窗口单元（TF） ，和隧道窗口控制电极层（T7），以及用于形成具有沟道区（KG）的晶体管存储单元（TZ），栅极层（3），存储层（5），电介质层 6）和控制电极层（7）。 通过制造方法，使用窗口单元（TF）作为掩模，通过隧道注入（I SB> T SB）在后期注入步骤中形成隧道区（TG）。 所得到的存储单元具有小的面积要求和大量的编程/清除周期。 版权所有（C）2007，JPO＆INPIT

    Semiconductor device and method of operating semiconductor device
    3.
    发明专利
    Semiconductor device and method of operating semiconductor device 审中-公开
    半导体器件和操作半导体器件的方法

    公开(公告)号：JP2006236560A

    公开(公告)日：2006-09-07

    申请号：JP2006049638

    申请日：2006-02-27

    Applicant: Infineon Technologies Ag ,  インフィネオン テクノロジーズ アクチエンゲゼルシャフト

    Inventor： GRATZ ACHIM ,  ROEHRICH MAYK

    IPC: G11C16/04

    CPC classification number: G11C16/045 ,  G11C16/0441

    Abstract: PROBLEM TO BE SOLVED: To provide a nonvolatile memory being optimum for application requiring small quantity memory. SOLUTION: In a nonvolatile semiconductor memory device having first and second floating gate transistors coupled in series, the floating gate transistor has a floating gate. A programming means coupled to the first and second floating gate transistors are operable to place a selected electrical charge in one of the floating gates and less than the selected electrical charge in the other floating gate to represent either of a first or second binary value. COPYRIGHT: (C)2006,JPO&NCIPI

    Abstract translation: 要解决的问题：提供一种非常适合需要少量存储器的应用的非易失性存储器。 解决方案：在具有串联耦合的第一和第二浮栅晶体管的非易失性半导体存储器件中，浮栅晶体管具有浮栅。 耦合到第一和第二浮栅晶体管的编程装置可操作以将选定的电荷放置在浮置栅极中的一个中，并且小于另一个浮置栅极中选定的电荷以表示第一或第二二进制值。 版权所有（C）2006，JPO＆NCIPI

    MEMORY CELL, MEMORY CELL DEVICE AND METHOD FOR THE PRODUCTION THEREOF
    4.
    发明申请
    MEMORY CELL, MEMORY CELL DEVICE AND METHOD FOR THE PRODUCTION THEREOF 审中-公开
    存储器单元，存储器单元布置和制造方法

    公开(公告)号：WO0215276A3

    公开(公告)日：2002-06-06

    申请号：PCT/DE0102997

    申请日：2001-08-06

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： PALM HERBERT ,  WILLER JOSEF ,  GRATZ ACHIM ,  KRIZ JAKOB ,  ROEHRICH MAYK

    IPC: H01L21/8247 ,  H01L21/336 ,  H01L21/8246 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

    CPC classification number: H01L27/11568 ,  H01L27/115 ,  H01L29/66833 ,  H01L29/792

    Abstract: Each memory cell is a memory transistor which is provided with a gate electrode (2) on the upper surface of a semiconductor body. Said gate electrode is disposed in a trench between a source area (3) and a drain area (4) which are formed in the semiconductor material. The gate electrode is separated from the semiconductor material by dielectric material. A series of oxide nitride-oxide layers (5, 6, 7) is disposed between the source area and the drain area and between the drain area and the gate electrode in order to capture charge carriers on the source and drain.

    Abstract translation: 每个存储器单元是设置在半导体主体的顶表面上的存储器晶体管，其中栅极电极（2）设置在形成在半导体材料中的源极区（3）和漏极区（4）之间的沟槽中 形成。 栅电极通过介电材料与半导体材料分离。 至少在源区和栅电极之间以及在漏区和栅电极之间存在氧化物 - 氮化物 - 氧化物层序列（5,6,7），其适于在源极和漏极处捕获电荷载流子 被提供。

    PEGELUMSETZER UND VERFAHREN ZUM BETREIBEN VON DIESEM
    5.
    发明专利
    PEGELUMSETZER UND VERFAHREN ZUM BETREIBEN VON DIESEM 未知

    公开(公告)号：DE102016115600A1

    公开(公告)日：2018-03-01

    申请号：DE102016115600

    申请日：2016-08-23

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： BUKETHAL CHRISTOPH ,  ROEHRICH MAYK

    IPC: H03K19/0175

    Abstract: In verschiedenen Ausführungsformen ist ein Pegelumsetzer vorgesehen. Der Pegelumsetzer umfasst einen Anschluss für niedrige Versorgungsspannung, einen Anschluss für hohe Versorgungsspannung, mindestens einen Eingangsanschluss, mindestens einen Ausgangsanschluss und einen Latch. Der Latch ist zu Folgendem ausgelegt: Speichern eines vorbestimmten logischen Zustands durch Setzen eines Speicherknotens auf einen Spannungspegel als Antwort auf ein Empfangen eines vorbestimmten Spannungspegels an dem mindestens einen Eingangsanschluss; Ändern des Spannungspegels an dem Speicherknoten als Antwort auf ein Empfangen einer oder mehrerer geänderten Spannungen an dem Anschluss für hohe Versorgungsspannung und/oder an dem Anschluss für hohe Versorgungsspannung; und Ausgeben des vorbestimmten logischen Zustands mit dem geänderten Spannungspegel aus dem Speicherknoten an den mindestens einen Ausgang.

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