公开(公告)号：JP2011165310A

公开(公告)日：2011-08-25

申请号：JP2011025998

申请日：2011-02-09

Applicant: Infineon Technologies Ag ,  インフィネオン テクノロジーズ アーゲー

Inventor： NIRSCHL THOMAS ,  BUKETHAL CHRISTOPH ,  OTTERSTEDT JAN

IPC: G11C16/02 ,  G11C16/04 ,  G11C16/06

CPC classification number: G11C16/10 ,  G11C8/08

Abstract: PROBLEM TO BE SOLVED: To provide a structure and a method for increasing the operational speed of an memory array, and reducing the entire programming time of the memory array. SOLUTION: The method and the structure provided therein reduce maximum write current consumption for writing a plurality of data bits to a NVM array by writing the data bits sharing an activated word line at different times (e.g., activating bit lines associated with an activated word line at different times). Write operations of respective data bits which individually utilize only a fraction of the overall write window of the bits are interleaved so that maximum write currents of respective bits are offset in time from the maximum write current of the other bit. The interleaving of data bit write windows allows a larger number of data bits to be written without exceeding system specifications (e.g., maximum current), thus shortening an overall memory write time. COPYRIGHT: (C)2011,JPO&INPIT

Abstract translation: 要解决的问题：提供用于增加存储器阵列的操作速度并减少存储器阵列的整个编程时间的结构和方法。 解决方案：其中提供的方法和结构通过在不同时间写入共享激活字线的数据位（例如，激活与...相关联的位线）来减少将多个数据位写入NVM阵列的最大写入电流消耗 激活字线在不同时间）。 单独利用比特的整个写入窗口的一部分的各个数据位的写入操作被交织，使得各个比特的最大写入电流在时间上偏离另一个比特的最大写入电流。 数据位写入窗口的交错允许在不超过系统规格（例如，最大电流）的情况下写入更大数量的数据位，从而缩短整体存储器写入时间。 版权所有（C）2011，JPO＆INPIT

公开(公告)号：WO2004023274A3

公开(公告)日：2004-05-06

申请号：PCT/DE0302430

申请日：2003-07-18

Applicant: INFINEON TECHNOLOGIES AG ,  GAIL MARKUS ,  OTTERSTEDT JAN

Inventor： GAIL MARKUS ,  OTTERSTEDT JAN

IPC: G06F11/28 ,  G06F21/52 ,  G06F21/71 ,  G06F1/00

CPC classification number: G06F21/71 ,  G06F9/321 ,  G06F9/3861 ,  G06F11/28 ,  G06F21/52

Abstract: The invention relates to a data processing device with an execution unit (1) and a process controller (2) comprising a programme counter (4). Said data processing device is provided with a programme counter sensor (20), comprising means for determining the address of the command which is next to be carried out and has a comparator which compares the determined address with the content of the programme counter and on a difference occurring sets off an alarm signal (25).

Abstract translation: 本发明涉及一种具有执行单元（1）和具有程序计数器（4）的序列控制器（2）的数据处理设备。 根据本发明的数据处理装置，配备有具有装置，其也确定下一个要执行的指令的地址的程序计数器传感器（20），并且具有比较与程序计数器和的内容所确定的地址（在有偏差的报警信号的情况下的比较器 25）触发器。

公开(公告)号：DE102019126107A1

公开(公告)日：2021-04-01

申请号：DE102019126107

申请日：2019-09-27

Applicant: INFINEON TECHNOLOGIES AG

Inventor： GAIL MARKUS ,  OTTERSTEDT JAN ,  PETERS CHRISTIAN

IPC: G11C13/00

Abstract: Gemäß einem Ausführungsbeispiel wird eine Speicheranordnung beschrieben aufweisend einen Speicher, aufweisend eine Mehrzahl von Speicherzellen, wobei jede Speicherzelle ein Material aufweist, dessen Widerstand änderbar ist, und wobei der Speicher zum Speichern von Daten basierend auf einer Einstellung des Widerstands des Materials in den Speicherzellen eingerichtet ist, und eine Speichersteuereinrichtung, eingerichtet zum Durchführen von mindestens einem ersten Speicherzellen-Initiierungsprozess und einem zweiten Speicherzellen-Initiierungsprozess, wobei ein Speicherzellen-Initiierungsprozess aus mehreren Initiierungsoperationen besteht, wobei bei jeder Initiierungsoperation einer Speicherzelle, auf die der Speicherzellen-Initiierungsprozess angewendet wird, ein Stromimpuls zugeführt wird, wobei sich der erste Speicherzellen-Initiierungsprozess und der zweite Speicherzellen-Initiierungsprozess in einem oder mehreren elektrischen Parametern unterscheiden, und eingerichtet, einen ersten Teil der Speicherzellen mittels des ersten Speicherzellen-Initiierungsprozesses und einen zweiten Teil der Speicherzellen mittels des zweiten Speicherzellen-Initiierungsprozesses zu initiieren.

公开(公告)号：DE102013014354B4

公开(公告)日：2020-07-16

申请号：DE102013014354

申请日：2013-08-28

Applicant: INFINEON TECHNOLOGIES AG

Inventor： ALLERS WOLF ,  JEFREMOW MIHAIL ,  KERN THOMAS ,  OTTERSTEDT JAN ,  PETERS CHRISTIAN

IPC: G11C11/14

Abstract: Verfahren zum Reduzieren eines Nichtübereinstimmungsfehlers für einen Leseverstärker für Speicherzellen, wobei das Verfahren die folgenden Schritte umfasst:während einer Vorladephase die Mittelwertbildung aus einem Zellenstrom von einer Speicherzelle und einem Referenzstrom von einer Referenzquelle, bevor diese durch einen ersten und einen zweiten Spiegeltransistor fließen;während der Vorladephase das Speichern einer Differenz zwischen einer Gate-Spannung des ersten Spiegeltransistors und einer Gate-Spannung des zweiten Spiegeltransistors mittels eines Kondensators, während die durch die Mittelwertbildung erzeugten Ströme durch den ersten und zweiten Spiegeltransistor fließen; undwährend einer Lesephase das Öffnen der Gates des ersten Spiegeltransistors und des zweiten Spiegeltransistors.

公开(公告)号：DE102016107285B4

公开(公告)日：2019-04-25

申请号：DE102016107285

申请日：2016-04-20

Applicant: INFINEON TECHNOLOGIES AG

Inventor： OTTERSTEDT JAN ,  GÖSSEL MICHAEL ,  RABENALT THOMAS ,  KERN THOMAS

IPC: G11C29/52 ,  G06F11/10 ,  H03M13/00

Abstract: Verfahren (700) zur Verwendung einer Speichervorrichtung (100, 200), wobei das Verfahren umfasst:Speichern von Dateneinheiten (102), Prüfeinheiten (104) eines ersten Codes undPrüfeinheiten (106) eines zweiten Codes in Speicherzellen der Speichervorrichtung (100, 200), wobei die Dateneinheiten (102) und die Prüfeinheiten (104) des ersten Codes Codewörter des ersten Codes bilden, und wobei die Dateneinheiten (102) und die Prüfeinheiten (106) des zweiten Codes Codewörter des zweiten Codes bilden(710);Anwenden des zweiten Codes zur Fehlerkorrektur in mindestens einem Teil der Dateneinheiten (102) und/oder in mindestens einem Teil der Prüfeinheiten (104) des ersten Codes (720);Bewahren nach dem Korrigieren der Fehler mindestens eines Bewahrungsteils der Dateneinheiten (102) und der Prüfeinheiten (104) des ersten Codes und Löschen mindestens eines Löschungsteils der Prüfeinheiten (106) des zweiten Codes, um dadurch die Speicherzellen freizusetzen, die vom Löschungsteil der Prüfeinheiten (106) des zweiten Codes belegt wurden (730); undSpeichern von Daten in mindestens einem Wiederverwendungsteil (106m) der freigesetzten Speicherzellen während eines anschließenden Verwendens der Speichervorrichtung (100, 200); (740).

公开(公告)号：FR2956228B1

公开(公告)日：2018-10-12

申请号：FR1100362

申请日：2011-02-07

Applicant: INFINEON TECHNOLOGIES AG

Inventor： NIRSCHL THOMAS ,  BUKETHAL CHRISTOPH ,  OTTERSTEDT JAN

IPC: G06F15/173 ,  G11C7/06

Abstract: Circuit de commande de débit d'écriture qui comprend un circuit de commande configuré pour activer au moins une ligne de mots, écrire un premier bit de données dans une première cellule de mémoire associée à la ligne de mots activée, écrire un bit de données suivant dans une cellule de mémoire suivante associée à la ligne de mots activée en procurant un registre à décalage configuré pour que le circuit de commande retarde la procuration du premier état de polarisation d'écriture et de l'état de polarisation d'écriture suivant d'une durée non nulle d'imbrication de fenêtre d'écriture.

公开(公告)号：DE102014115877A1

公开(公告)日：2015-04-30

申请号：DE102014115877

申请日：2014-10-31

Applicant: INFINEON TECHNOLOGIES AG

Inventor： OTTERSTEDT JAN ,  KERN THOMAS

IPC: G11C16/28

Abstract: Es wird ein Verfahren zur Datenverarbeitung offenbart. Für mehrere Datenbits wird auf der Basis einer Mehrheitsentscheidung ein Leerzustand bestimmt. Jedes Datenbit wird durch eine Gruppe von mindestens zwei Speicherzellen repräsentiert. Die mindestens zwei Speicherzellen dieser Gruppe sind komplementäre Zellen eines Differenzielles-Lesen-Speichers.

公开(公告)号：DE102012200197A1

公开(公告)日：2012-08-02

申请号：DE102012200197

申请日：2012-01-09

Applicant: INFINEON TECHNOLOGIES AG

Inventor： OTTERSTEDT JAN ,  GOETTFERT RAINER

IPC: H03M13/05

Abstract: Eine Vorrichtung zum Schützen eines Datenworts vor Datenverfälschung umfasst erste und zweite Determinatoren. Der erste Determinator ist dazu konfiguriert, einen Fehlerkorrekturcode cvA zu bestimmen, der einem Datenwort a zugeordnet ist, so dass cvA = aAT, wobei A eine Generatormatrix eines linearen systematischen Basis-Korrekturcodes ist, deren Spalten eine Durchführung einer x-Bit-Fehlerkorrektur an Replikaten des Datenworts a und des zugeordneten Fehlerkorrekturcodes cvA ermöglichen. Der zweite Determinator ist dazu konfiguriert, einen erweiterten Fehlerkorrekturcode cvE zu bestimmen, so dass (cvA|cvE) = aFT, wobei F eine erweiterte Generatormatrixeines erweiterten linearen systematischen Korrekturcodes ist, deren Spalten unter Verwendung des Erweiterungsfehlerkorrekturcodes cvE eine Durchführung einer y-Bit-Fehlerkorrektur, wobei y > x, an einem Replikat des Datenworts a und des zugeordneten Fehlerkorrekturcodes cvA ermöglichen.

公开(公告)号：DE102010037978A1

公开(公告)日：2011-05-12

申请号：DE102010037978

申请日：2010-10-05

Applicant: INFINEON TECHNOLOGIES AG

Inventor： ALLERS WOLF ,  BOLLU MICHAEL ,  CHAN NIGEL ,  LEBEDEV DMITRI ,  OTTERSTEDT JAN ,  PETERS CHRISTIAN

IPC: G11C16/10 ,  G11C16/14

公开(公告)号：AT401608T

公开(公告)日：2008-08-15

申请号：AT02706608

申请日：2002-01-21

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HORVAT HELMUT ,  OTTERSTEDT JAN ,  WALLSTAB STEFAN

IPC: G06F15/78 ,  G06F21/32 ,  G06F21/72 ,  G06F21/77 ,  G06K19/073 ,  H04N5/00

Abstract: The invention relates to a data processing device with a functionally programmable logic circuit and a programming interface. An authorization control unit is provided, which protects the programming interface against an unauthorized access. This enables the functions of a semiconductor module to be changed in a customer-specific manner while preventing unauthorized entities from subsequently changing the functionality.