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公开(公告)号：JP2011165310A
公开(公告)日：2011-08-25
申请号：JP2011025998
申请日：2011-02-09
Applicant: Infineon Technologies Ag , インフィネオン テクノロジーズ アーゲー
Inventor： NIRSCHL THOMAS , BUKETHAL CHRISTOPH , OTTERSTEDT JAN
Abstract: PROBLEM TO BE SOLVED: To provide a structure and a method for increasing the operational speed of an memory array, and reducing the entire programming time of the memory array. SOLUTION: The method and the structure provided therein reduce maximum write current consumption for writing a plurality of data bits to a NVM array by writing the data bits sharing an activated word line at different times (e.g., activating bit lines associated with an activated word line at different times). Write operations of respective data bits which individually utilize only a fraction of the overall write window of the bits are interleaved so that maximum write currents of respective bits are offset in time from the maximum write current of the other bit. The interleaving of data bit write windows allows a larger number of data bits to be written without exceeding system specifications (e.g., maximum current), thus shortening an overall memory write time. COPYRIGHT: (C)2011,JPO&INPIT
Abstract translation: 要解决的问题：提供用于增加存储器阵列的操作速度并减少存储器阵列的整个编程时间的结构和方法。 解决方案：其中提供的方法和结构通过在不同时间写入共享激活字线的数据位（例如，激活与...相关联的位线）来减少将多个数据位写入NVM阵列的最大写入电流消耗 激活字线在不同时间）。 单独利用比特的整个写入窗口的一部分的各个数据位的写入操作被交织，使得各个比特的最大写入电流在时间上偏离另一个比特的最大写入电流。 数据位写入窗口的交错允许在不超过系统规格（例如，最大电流）的情况下写入更大数量的数据位，从而缩短整体存储器写入时间。 版权所有（C）2011，JPO＆INPIT
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公开(公告)号：DE102011000542B4
公开(公告)日：2019-06-19
申请号：DE102011000542
申请日：2011-02-07
Applicant: INFINEON TECHNOLOGIES AG
Inventor： BUKETHAL CHRISTOPH , NIRSCHL THOMAS , OTTERSTEDT JAN
Abstract: Schreibdurchsatz-Steuerschaltung, umfassend:eine Steuerschaltung, die für Folgendes ausgelegt ist:Aktivieren mindestens einer Wortleitung;Schreiben eines ersten Datenbit in eine erste Speicherzelle, die mit der aktivierten Wortleitung assoziiert ist, durch Bereitstellen eines ersten Schreibvorspannungszustands; undSchreiben eines nächsten Datenbit in eine nächste Speicherzelle, die mit der aktivierten Wortleitung assoziiert ist, durch Bereitstellen eines nächsten Schreibvorspannungszustands;ein Schieberegister, das dafür ausgelegt ist, das Bereitstellen des ersten Schreibvorspannungszustands und des nächsten Schreibvorspannungszustands durch die Steuerschaltung durch eine von null verschiedene Schreibfenster-Verschachtelungszeit zu verzögern, um dadurch zu erreichen, dass das erste Datenbit und das nächste Datenbit zu verschiedenen Zeiten in verschiedene Speicherzellen der aktivierten Wortleitung geschrieben werden, wobeiein erstes Taktsignal den ersten Schreibvorspannungszustand aktiviert, der zum Schreiben des ersten Datenbit verwendet wird, undein chronologisch nach dem ersten Taktsignal bereitgestelltes nächstes Taktsignal den nächsten Schreibvorspannungszustand aktiviert, der zum Schreiben des nächsten Datenbit verwendet wird, und wobei die Schreibfenster-Verschachtelungszeit zwischen dem ersten und dem nächsten Taktsignal dynamisch angepasst werden kann, um eine flexible Schreibfenster-Verschachtelungszeit zu erlauben.
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公开(公告)号：DE102013111011A1
公开(公告)日：2014-06-12
申请号：DE102013111011
申请日：2013-10-04
Applicant: INFINEON TECHNOLOGIES AG
Inventor： BUKETHAL CHRISTOPH , POWER JOHN , SHUM DANNY PAK-CHUM , STIFTINGER MARTIN
IPC: H01L21/8247 , H01L27/115
Abstract: Ein Verfahren (100) zur Herstellung einer Speicherzelle gemäß verschiedenen Ausführungsformen kann enthalten: Bilden mindestens einer Ladungsspeicherzellstrktur über einem Substrat, wobei die Ladungsspeicherzellstruktur eine erste Seitenwand und eine zweite Seitenwand gegenüber der ersten Seitenwand hat (110); Bilden einer elektrisch leitenden Schicht über dem Substrat und der Ladungsspeicherzellstruktur (120); Strukturieren der elektrisch leitenden Schicht zur Bildung eines Abstandhalters an der ersten Seitenwand und einer Blockierungsstruktur an der zweiten Seitenwand der Ladungsspeicherzellstruktur (130); Implantieren erster Dotierungsatome zur Bildung einer ersten dotierten Region im Substrat nahe dem Abstandhalter, wobei die ersten Dotierungsatome durch die Blockierungsstruktur blockiert werden (140); Entfernen der Blockierungsstruktur nach dem Implantieren der ersten Dotierungsatome (150); und Implantieren zweiter Dotierungsatome zur Bildung einer zweiten dotierten Region im Substrat nahe der zweiten Seitenwand der Ladungsspeicherzellstruktur (160).
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公开(公告)号：DE102011000542A1
公开(公告)日：2011-08-11
申请号：DE102011000542
申请日：2011-02-07
Applicant: INFINEON TECHNOLOGIES AG
Inventor： BUKETHAL CHRISTOPH , NIRSCHL THOMAS , OTTERSTEDT JAN
Abstract: Die offenbarte Erfindung stellt eine Struktur und ein Verfahren zum Vergrößern der Betriebsgeschwindigkeit und zum Verringern der Gesamtprogrammierzeit einer Speichermatrix bereit. Bei einer Ausführungsform verringern das hier bereitgestellte Verfahren und die hier bereitgestellte Struktur den maximalen Schreibstromverbrauch zum Schreiben mehrerer Datenbit in eine NVM-Matrix durch Schreiben der Datenbit, die sich eine aktivierte Wortleitung teilen, zu verschiedenen Zeitpunkten (z. B. Aktivieren von mit einer aktivierten Wortleitung assoziierten Bitleitungen zu verschiedenen Zeitpunkten). Spezifisch werden die Schreiboperationen jeweiliger Datenbit, die individuell nur einen Teil des Gesamtschreibfensters der Bit benutzen, verschachtelt, so dass der maximale Schreibstrom jeweiliger Bit zeitlich vom maximalen Schreibstrom eines anderen Bit versetzt ist. Dieses Verschachteln von Datenbit-Schreibfenstern erlaubt es, eine größere Anzahl von Datenbit zu schreiben, ohne Systemspezifikationen (z. B. Maximalstrom) zu überschreiten, wodurch die Gesamtspeicherschreibzeit verringert wird.
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5.发明专利
公开(公告)号：DE102017116737A1
公开(公告)日：2019-01-31
申请号：DE102017116737
申请日：2017-07-25
Applicant: INFINEON TECHNOLOGIES AG
Inventor： STRENZ ROBERT , ALLINGER ROBERT , BAUER MATTHIAS , BUKETHAL CHRISTOPH , HOFMANN KARL , PISSORS VOLKER
IPC: G11C13/00
Abstract: Es wird ein Verfahren zum Programmieren einer resistiven Speicherzelle bereitgestellt. Die Speicherzelle kann wenigstens einen ersten und einen zweiten Zustand aufweisen, wobei der erste und der zweite Zustand komplementäre Zustände sein können. Beim Verfahren kann als ein Analogwert oder ein Wert aus mehreren Digitalwerten wenigstens ein physikalischer Parameterwert der resistiven Speicherzelle im ersten Zustand bestimmt werden, auf der Grundlage des bestimmten wenigstens einen physikalischen Parameterwerts der resistiven Speicherzelle im ersten Zustand eine Programmierenergie bestimmt werden, die zum Programmieren der resistiven Speicherzelle aus dem ersten Zustand in den zweiten Zustand bereitzustellen ist, und ein Programmierpuls angewendet werden, wodurch die bestimmte Programmierenergie zugeführt wird, wodurch die resistive Speicherzelle in den zweiten Zustand programmiert wird.
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Patent Agency Ranking
公开(公告)号：DE102015119979A1
公开(公告)日：2016-05-25
申请号：DE102015119979
申请日：2015-11-18
Applicant: INFINEON TECHNOLOGIES AG
Inventor： BUKETHAL CHRISTOPH
IPC: G11C13/00
Abstract: Ein Verfahren zur parallelen Bildung von Speicherzellen und eine Vorrichtung, die einen Speicher und einen Multiplexer enthält. Der Speicher weist eine Anordnung von Speicherzellen und Bitleitungen auf, wobei jede der Bitleitungen einer Mehrzahl der Speicherzellen zugeordnet ist. Der Multiplexer weist eine Mehrzahl von Ausgängen auf, die mit einer Mehrzahl der jeweiligen Bitleitungen gekoppelt sind. Der Multiplexer ist so konfiguriert, dass er durch Anlegen einer Bildungs-Vorspannung parallel eine Mehrzahl von Bitleitungen anwählt, dass er die Bildung einer oder mehrerer Speicherzellen erfasst, die den angewählten Bitleitungen zugeordnet sind, und dass er gebildete Speicherzellen von der Bildungs-Vorspannung trennt.
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公开(公告)号：FR2956228B1
公开(公告)日：2018-10-12
申请号：FR1100362
申请日：2011-02-07
Applicant: INFINEON TECHNOLOGIES AG
Inventor： NIRSCHL THOMAS , BUKETHAL CHRISTOPH , OTTERSTEDT JAN
IPC: G06F15/173 , G11C7/06
Abstract: Circuit de commande de débit d'écriture qui comprend un circuit de commande configuré pour activer au moins une ligne de mots, écrire un premier bit de données dans une première cellule de mémoire associée à la ligne de mots activée, écrire un bit de données suivant dans une cellule de mémoire suivante associée à la ligne de mots activée en procurant un registre à décalage configuré pour que le circuit de commande retarde la procuration du premier état de polarisation d'écriture et de l'état de polarisation d'écriture suivant d'une durée non nulle d'imbrication de fenêtre d'écriture.
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公开(公告)号：DE102016115600A1
公开(公告)日：2018-03-01
申请号：DE102016115600
申请日：2016-08-23
Applicant: INFINEON TECHNOLOGIES AG
Inventor： BUKETHAL CHRISTOPH , ROEHRICH MAYK
IPC: H03K19/0175
Abstract: In verschiedenen Ausführungsformen ist ein Pegelumsetzer vorgesehen. Der Pegelumsetzer umfasst einen Anschluss für niedrige Versorgungsspannung, einen Anschluss für hohe Versorgungsspannung, mindestens einen Eingangsanschluss, mindestens einen Ausgangsanschluss und einen Latch. Der Latch ist zu Folgendem ausgelegt: Speichern eines vorbestimmten logischen Zustands durch Setzen eines Speicherknotens auf einen Spannungspegel als Antwort auf ein Empfangen eines vorbestimmten Spannungspegels an dem mindestens einen Eingangsanschluss; Ändern des Spannungspegels an dem Speicherknoten als Antwort auf ein Empfangen einer oder mehrerer geänderten Spannungen an dem Anschluss für hohe Versorgungsspannung und/oder an dem Anschluss für hohe Versorgungsspannung; und Ausgeben des vorbestimmten logischen Zustands mit dem geänderten Spannungspegel aus dem Speicherknoten an den mindestens einen Ausgang.
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公开(公告)号：DE102013111011B4
公开(公告)日：2020-07-09
申请号：DE102013111011
申请日：2013-10-04
Applicant: INFINEON TECHNOLOGIES AG
Inventor： BUKETHAL CHRISTOPH , POWER JOHN , SHUM DANNY PAK-CHUM , STIFTINGER MARTIN
IPC: H01L27/11517 , H01L27/11521
Abstract: Verfahren (100) zur Herstellung mindestens einer Speicherzelle, aufweisend:Bilden (110) mindestens einer Ladungsspeicherzellstruktur (212) über einem Substrat (202), wobei die Ladungsspeicherzellstruktur (212) eine erste Seitenwand (214) und eine zweite Seitenwand (216) gegenüber der ersten Seitenwand (214) aufweist;Abscheiden (120) einer elektrisch leitenden Schicht über dem Substrat (202) und der Ladungsspeicherzellstruktur (212);Strukturieren (130) der elektrisch leitenden Schicht zur Bildung eines Abstandhalters (218) an der ersten Seitenwand (214) der Ladungsspeicherzellstruktur (212) und einer Blockierungsstruktur (220) an der zweiten Seitenwand der Ladungsspeicherzellstruktur (212);Implantieren (140) erster Dotierungsatome zur Bildung einer ersten dotierten Region (222) im Substrat nahe dem Abstandhalter (218), wobei die ersten Dotierungsatome durch die Blockierungsstruktur (220) blockiert werden;Entfernen (150) der Blockierungsstruktur (220) nach dem Implantieren der ersten Dotierungsatome; undImplantieren (160) zweiter Dotierungsatome zur Bildung einer zweiten dotierten Region (226) im Substrat (202) nahe der zweiten Seitenwand (216) der Ladungsspeicherzellstruktur (212).
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公开(公告)号：DE102016100562A1
公开(公告)日：2016-07-21
申请号：DE102016100562
申请日：2016-01-14
Applicant: INFINEON TECHNOLOGIES AG
Inventor： BUKETHAL CHRISTOPH , HATZOPOULOS NIKOLAOS , KNOBLOCH KLAUS , LANGHEINRICH WOLFRAM , RÖHRICH MAYK , STAHRENBERG KNUT , STRENZ ROBERT , GRATZ ACHIM , TEMPEL GEORG
IPC: H01L27/115 , H01L21/8247 , H01L29/788
Abstract: Gemäß verschiedenen Ausführungsformen kann eine Halbleitersubstratanordnung (100) bereitgestellt werden, wobei die Halbleitersubstratanordnung (100) umfassen kann: ein Halbleitersubstrat (102), einen ersten Bereich (103a) bei einem ersten Niveau (104a) und einen zweiten Bereich (103b) neben dem ersten Bereich (103a) auf einem zweiten Niveau (104b) definierend, wobei das erste Niveau (104a) niedriger als das zweite Niveau (104b) ist; mehrere planare nicht-flüchtige Speicherstrukturen (112), über dem Halbleitersubstrat (102) im ersten Bereich (103a) angeordnet; und mehrere planare Transistorstrukturen (114), über dem Halbleitersubstrat (102) im zweiten Bereich (103b) angeordnet.
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