公开(公告)号：DE102014102087A1

公开(公告)日：2014-08-21

申请号：DE102014102087

申请日：2014-02-19

Applicant: INFINEON TECHNOLOGIES AG

Inventor： GRATZ ACHIM ,  JACOBS TOBIAS ,  WALLACE SCOTT

IPC: H01L23/522 ,  H01L21/60 ,  H01L21/768 ,  H01L23/544

Abstract: Ein Halbleiterchip enthält ein Halbleitersubstrat mit einem einen aktiven Bereich (104) umgebenden Randbereich (106), wobei der aktive Bereich (104) Vorrichtungen einer integrierten Schaltung enthält. Der Halbleiterchip enthält ferner Leiterbahnverdrahtung (108) über dem aktiven Bereich (104) in einem Zwischenschichtdielektrikum (110), wobei die Leiterbahnverdrahtung (108) elektrisch mit den Vorrichtungen im aktiven Bereich (104) verbunden ist, und Zusatzverdrahtung (118) über dem Randbereich (106) im Zwischenschichtdielektrikum (110), wobei die Zusatzverdrahtung (118) von der Leiterbahnverdrahtung (108) und den Vorrichtungen im aktiven Vorrichtungsbereich isoliert ist. Das Zwischenschichtdielektrikum (110) ist passiviert und Kontaktpads (124) sind über der Leiterbahnverdrahtung (108) bereitgestellt, wobei die Kontaktpads (124) durch Öffnungen in der Passivierung (122) über dem aktiven Bereich (104) elektrisch mit der Leiterbahnverdrahtung (108) verbunden sind. Zusätzliche Kontaktpads (126) sind über der Zusatzverdrahtung (118) bereitgestellt, wobei die zusätzlichen Kontaktpads (126) durch zusätzliche Öffnungen in der Passivierung (122) über dem aktiven Bereich (104) elektrisch mit der Zusatzverdrahtung (118) verbunden sind.

公开(公告)号：DE102014102087B4

公开(公告)日：2020-10-01

申请号：DE102014102087

申请日：2014-02-19

Applicant: INFINEON TECHNOLOGIES AG

Inventor： GRATZ ACHIM ,  JACOBS TOBIAS ,  WALLACE SCOTT

IPC: H01L23/522 ,  H01L21/60 ,  H01L21/768 ,  H01L23/544

Abstract: Halbleiterchip, aufweisend:ein Halbleitersubstrat mit einem einen aktiven Bereich (104) umgebenden Randbereich (106), wobei der aktive Bereich (104) Vorrichtungen einer integrierten Schaltung enthält;Leiterbahnverdrahtung (108) über dem aktiven Bereich (104) in einem Zwischenschichtdielektrikum (110), wobei die Leiterbahnverdrahtung (108) elektrisch mit den Vorrichtungen im aktiven Bereich (104) verbunden ist;Zusatzverdrahtung (118) über dem Randbereich (106) im Zwischenschichtdielektrikum (110), wobei die Zusatzverdrahtung (118) von der Leiterbahnverdrahtung (108) und den Vorrichtungen im aktiven Vorrichtungsbereich isoliert ist;eine Passivierung (122) auf dem Zwischenschichtdielektrikum (110);mehrere Kontaktpads (124) über der Leiterbahnverdrahtung (108), wobei die Kontaktpads (124) durch Öffnungen in der Passivierung (122) über dem aktiven Bereich (104) elektrisch mit der Leiterbahnverdrahtung (108) verbunden sind; undmehrere zusätzliche Kontaktpads (126) über der Zusatzverdrahtung (118), wobei die zusätzlichen Kontaktpads (126) durch zusätzliche Öffnungen in der Passivierung (122) über dem aktiven Bereich (104) elektrisch mit der Leiterbahnverdrahtung (108) verbunden sind, und wobei jedes zusätzliche Kontaktpad (126) über der Zusatzverdrahtung (118) durch einen Metallanschluss (140) und einem elektrisch leitenden Verbindungsloch (136), das in einer der Zusatzöffnungen in der Passivierung über dem aktiven Bereich (104) angeordnet ist, mit der Leiterbahnverdrahtung (108) elektrisch verbunden ist, wobei der Metallanschluss (140) sich von jenem zusätzlichen Kontaktpad (126) entlang der Passivierung zu dem elektrisch leitenden Verbindungsloch (136) erstreckt.

公开(公告)号：DE102004050390A1

公开(公告)日：2006-05-04

申请号：DE102004050390

申请日：2004-10-15

Applicant: INFINEON TECHNOLOGIES AG

Inventor： WALLACE SCOTT ,  PILS CHRISTIAN

IPC: H01L21/301 ,  H01L21/304 ,  H01L21/306 ,  H01L21/52

Abstract: A process for producing individual chips from numerous chips (101) on a wafer (100), comprises forming a mask on the wafer, structuring the mask, etching troughs in the wafer so the bottom of the trough is below the bottom of the chip, and applying a connection structure to the chips. The wafer material is removed from the back of the wafer so the chips are only held by the connection structure.

公开(公告)号：DE102011053107A1

公开(公告)日：2012-03-29

申请号：DE102011053107

申请日：2011-08-30

Applicant: INFINEON TECHNOLOGIES AG

Inventor： DALLMANN GERALD ,  ROSSLAU HEIKE ,  URBANSKY NORBERT ,  WALLACE SCOTT

IPC: H01L21/60 ,  H01L23/485

Abstract: Eine oder mehrere Ausführungsformen betreffen ein Verfahren zum Ausbilden eines Halbleiterbauelements, das Folgendes aufweist: Ausbilden einer Struktur, wobei die Struktur mindestens ein erstes Element und ein zweites Element enthält; und Ausbilden einer Passivierungsschicht (1010) über der Struktur, wobei die Passivierungsschicht (1010) mindestens das erste Element und das zweite Element enthält, wobei das erste Element und das zweite Element der Passivierungsschicht (1010) von der Struktur kommen.