公开(公告)号：DE112017001658T5

公开(公告)日：2018-12-20

申请号：DE112017001658

申请日：2017-01-13

Applicant: INTEL CORP

Inventor： YIGZAW THEODROS ,  RAJ ASHOK ,  SWANSON ROBERT ,  KUMAR MOHAN J

IPC: G06F11/07 ,  G06F12/0802

Abstract: Es wird eine Vorrichtung beschrieben, die eine Speichersteuerungs-Logikschaltung als Schnittstelle zu einem speicherseitigen Cache eines Multilevel-Systemspeichers aufweist. Die Speichersteuerungs-Logikschaltung weist eine Fehlerverfolgungsschaltung zum Verfolgen von Fehlern von Cache-Zeilen-Slots in dem speicherseitigen Cache auf. Die Speichersteuerungs-Logikschaltung umfasst auch eine Fehlerlistenschaltung, um Kennungen von fehlerhaften Cache-Zeilen-Slots zu speichern, die als übermäßig fehleranfällig erachtet werden. Die Speichersteuerungs-Logikschaltung soll einen Fehler im speicherseitigen Cache für Anforderungen deklarieren, die Cache-Zeilen-Slots zugeordnet sind, die in der Fehlerliste identifiziert sind.

公开(公告)号：GB2509849A

公开(公告)日：2014-07-16

申请号：GB201405276

申请日：2011-09-29

Applicant: INTEL CORP

Inventor： YIGZAW THEODROS ,  CHENG KAI ,  KUMAR MOHAN J ,  VARGAS JOSE A ,  JANDHYALA GOPIKRISHNA

IPC: G06F11/36

Abstract: Disclosed is an apparatus and a method to inject errors to a memory. In one embodiment, a dedicated interface includes an error injection system address register and an error injection mask register coupled to the error injection system address register. If the error injection system address register includes a system address that matches an incoming write address, the error injection mask register outputs an error to the memory.

公开(公告)号：DE102020110879A1

公开(公告)日：2020-12-03

申请号：DE102020110879

申请日：2020-04-22

Applicant: INTEL CORP

Inventor： AGARWAL ISHWAR ,  YIGZAW THEODROS

IPC: G06F13/00 ,  G06F11/14 ,  G06F11/20 ,  G06F13/14

Abstract: Bei einer Ausführungsform umfasst eine Vorrichtung Folgendes: einen ersten Speichercontroller zum Steuern des Zugriffs auf einen ersten Speicher, wobei der erste Speichercontroller eine Speicherspiegelungsschaltung umfasst, als Reaktion auf eine Speicherschreibanforderung von einem ersten Prozessor-Socket, wofür der erste Speicher eine Primärspeicherregion umfasst, um zu bewirken, dass der Speicherschreibanforderung zugeordnete Daten in den ersten Speicher geschrieben werden, und um eine Double-Speicherschreibanforderung zu einem zweiten Speicher zu senden, um zu bewirken, dass der zweite Speicher die Daten in eine Sekundärspeicherregion schreibt; und eine Double-Speichertabelle mit mehreren Einträgen jeweils zum Speichern einer Zuordnung zwischen einer Primärspeicherregion und einer Sekundärspeicherregion, wobei die Speicherspiegelungsschaltung auf die Double-Speichertabelle zugreifen soll, um die Sekundärspeicherregion zu identifizieren. Die Speicherspiegelungsschaltung kann auf die Double-Speichertabelle zugreifen, um die Sekundärspeicherregion zu identifizieren. Es werden andere Ausführungsformen beschrieben und beansprucht.

公开(公告)号：DE112011105692T5

公开(公告)日：2014-07-24

申请号：DE112011105692

申请日：2011-09-29

Applicant: INTEL CORP

Inventor： CHENG KAI ,  JANDHYALA GOPIKRISHNA ,  YIGZAW THEODROS ,  VARGAS JOSE A ,  KUMAR MOHAN J

IPC: G06F11/22 ,  G06F11/36 ,  G06F13/14

Abstract: Offenbart werden eine Vorrichtung und ein Verfahren zum Injizieren von Fehlern in einen Speicher. Gemäß einer Ausführungsform weist eine zweckbestimmte Schnittstelle ein Fehlerinjektionssystemadressregister und ein Fehlerinjektionsmaskierungsregister auf, das mit dem Fehlerinjektionssystemadressregister gekoppelt ist. Falls das Fehlerinjektionssystemadressregister eine Systemadresse aufweist, die mit einer hereinkommenden Schreibadresse übereinstimmt, gibt das Fehlerinjektionsmaskierungsregister einen Fehler an den Speicher aus.

公开(公告)号：DE112006003081T5

公开(公告)日：2008-09-18

申请号：DE112006003081

申请日：2006-12-07

Applicant: INTEL CORP

Inventor： YIGZAW THEODROS ,  SANTHANAKRISHNAN GEEYARPURAM N ,  ROWLAND MARTIN T ,  SRINIVASA GANAPATI N

IPC: G06F12/08

Abstract: According to one embodiment of the invention, a method is disclosed for selecting a first subset of a plurality of cache ways in a cache for storing hardware threads identified as high priority hardware threads for processing by a multi-threaded processor in communication with the cache; assigning high priority hardware threads to the selected first subset; monitoring a cache usage of a high priority hardware thread assigned to the selected first subset of plurality of cache ways; and reassigning the assigned high priority hardware thread to any cache way of the plurality of cache ways if the cache usage of the high priority hardware thread exceeds a predetermined inactive cache usage threshold value based on the monitoring.

公开(公告)号：EP2798557A4

公开(公告)日：2015-09-23

申请号：EP11878816

申请日：2011-12-29

Applicant: INTEL CORP

Inventor： NACHIMUTHU MURUGASAMY K ,  KUMAR MOHAN J ,  YIGZAW THEODROS ,  VARGAS ANDREW ,  KURAMKOTE RAJENDRA

IPC: G06F21/10 ,  G06F9/22 ,  G06F11/07 ,  G06F11/36

CPC classification number: G06F11/0772 ,  G06F11/0745 ,  G06F11/3664 ,  G06F21/57

公开(公告)号：DE102021122170A1

公开(公告)日：2022-03-31

申请号：DE102021122170

申请日：2021-08-26

Applicant: INTEL CORP

Inventor： BAINS KULJIT ,  CRISS KJERSTEN E ,  AGARWAL RAJAT ,  AVELAR SUAREZ OMAR ,  PANDA SUBHANKAR ,  YIGZAW THEODROS ,  LOOP REBECCA Z ,  HOLM JOHN G

IPC: G06F11/22

Abstract: Ein Speicherteilsystem mit einrichtungsinterner Fehlerüberprüfungs- und - bereinigungs- (ECS-) Logik auf dem Speicher kann die Rate von ECS-Operationen in Reaktion auf die Erkennung von Fehlern in dem Speicher anpassen, wenn sich die Speichereinrichtung in einem automatischen ECS-Modus befindet. Die ECS-Logik kann eine Angabe von Speicherreihen beinhalten, die durch den Host offline gesetzt wurden. Die ECS-Logik kann die offline gesetzten Reihen in Zählungen im ECS-Betrieb überspringen. Die ECS-Logik kann Anfragen oder Hinweise durch den Host beinhalten, ECS-Operationen durchführen zu lassen. Ein interner Adressgenerator der ECS-Logik kann zwischen erzeugten Adressen und den Hinweisen auswählen. Das System kann einer Speichersteuerung ermöglichen, Multibitfehler (MBEs) zu erkennen, die sich auf eine spezifische Adresse des zugehörigen Speichers beziehen. Wenn die erkannten MBEs ein Fehlermuster anzeigen, löst die Speichersteuerung eine Rowhammer-Reaktion für die spezifische Adresse aus.

公开(公告)号：DE112017003350T5

公开(公告)日：2019-03-14

申请号：DE112017003350

申请日：2017-06-06

Applicant: INTEL CORP

Inventor： RAJ ASHOK ,  GABOR RON ,  SHAFI HISHAM ,  GHETIE SERGIU ,  KUMAR MOHAN ,  YIGZAW THEODROS ,  JAYAKUMAR SARATHY ,  UPASANI NEERAJ S

IPC: G06F13/16 ,  G06F11/07

Abstract: Ein Prozessor gemäß einem Aspekt weist eine Decodiereinheit zum Decodieren eines Speicherauslesebefehls auf. Der Speicherauslesebefehl soll einen Quellspeicheroperanden und einen Zieldatenspeicherort anzeigen. Der Prozessor weist außerdem eine mit der Decodiereinheit gekoppelte Ausführungseinheit auf. Die Ausführungseinheit soll, in Reaktion auf den Speicherauslesebefehl, Daten aus dem Quellspeicheroperanden auslesen, eine Anzeige defekter Daten an einem architektonisch sichtbaren Datenspeicherort speichern, wenn die Daten defekt sind, und die Ausführung des Speicherauslesebefehls abschließen, ohne eine Ausnahmebedingung zu verursachen, wenn die Daten defekt sind. Andere Prozessoren, Verfahren, Systeme und Befehle werden offenbart.

公开(公告)号：DE112006003081B4

公开(公告)日：2018-02-15

申请号：DE112006003081

申请日：2006-12-07

Applicant: INTEL CORP

Inventor： YIGZAW THEODROS ,  SANTHANAKRISHNAN GEEYARPURAM N ,  ROWLAND MARTIN T ,  SRINIVASA GANAPATI N

IPC: G06F12/08

Abstract: System mit: – einem Multithreadprozessorteilsystem, das wenigstens einen Prozessor aufweist mit wenigstens einem Mehrwege-Cache-Teilsystem (105) in Kommunikation mit dem Prozessor, wobei das Mehrwege-Cache-Teilsystem eine Mehrzahl von Cachewegen (251) zum Speichern von Daten von Hardwarethreads (11) umfasst; – einem Cachewegauswahllogikteilsystem (202) in Verbindung mit dem Mehrwege-Cache-Teilsystem (105) und zum Auswählen einer ersten Teilmenge aus einer Mehrzahl von Cachewegen (251) nur zum Speichern von Daten von Hardwarethreads (11), die als Hardwarethreads (11) hoher Priorität zum Verarbeiten durch den Prozessor identifiziert wurden; – einem Hardwarethreadzuordnungsteilsystem (200) in Kommunikation mit dem Cachewegeauswahllogikteilsystem und zum Zuordnen von Hardwarethreads (11) hoher Priorität zur ausgewählten ersten Teilmenge aus der Mehrzahl von Cachewegen (251); und – einem Cachenutzungsüberwachungsteilsystem in Kommunikation mit dem Mehrwege-Cache-Teilsystem (105) und zum Überwachen eines Hardwarethreads (11) hoher Priorität, der der ausgewählten ersten Teilmenge aus der Mehrzahl von Cachewegen (251) zugeordnet ist und zum Vergleichen der Cachenutzung des Hardwarethreads (11) hoher Priorität mit einem vorbestimmten Cachenutzungsschwellenwerts, und – dem Hardwarethreadzuordnungsteilsystem (200) zum Wiederzuordnen des zugeordneten Hardwarethreads (11) hoher Priorität zu irgendeinem Cacheweg der Mehrzahl von Cachewegen (251), wenn die Cachenutzung des Hardwarethreads (11) hoher Priorität den vorbestimmten Schwellenwert inaktiver Cachenutzung basierend auf dem Überwachen überschreitet.