公开(公告)号：JP2014063740A

公开(公告)日：2014-04-10

申请号：JP2013216354

申请日：2013-10-17

Applicant: Intel Corp ,  インテル コーポレイション

Inventor： GANESAN SANKA ,  AYGUN KEMAL ,  CHANDRASHEKHAR RAMASWAMY ,  ERIC PALMER ,  HENNING BRAUNISCH

IPC: H01R33/76 ,  H01L23/32 ,  H01L23/36 ,  H01R12/71 ,  H01R12/73 ,  H05K1/02 ,  H05K3/46

CPC classification number: H01L23/34 ,  H01L23/367 ,  H01L23/498 ,  H01L23/49822 ,  H01L23/49827 ,  H01L23/49833 ,  H01L23/50 ,  H01L23/66 ,  H01L2223/6627 ,  H01L2224/16225 ,  H01L2224/32245 ,  H01L2224/73253 ,  H01L2924/00014 ,  H01L2924/15192 ,  H01L2924/19032 ,  H01L2224/0401

Abstract: PROBLEM TO BE SOLVED: To provide the mount of a substrate for processor, and an I/O configuration of the mount.SOLUTION: A high speed I/O trace is a part of an I/O package architecture for an integrated circuit package substrate. The integrated circuit package substrate has an integrated heat spreader footprint on the die side, and the I/O trace to be coupled with an IC device provided in the integrated heat spreader footprint. The I/O trace has a pinout terminal provided on the outside of the integrated heat spreader footprint, and being coupled with an IC device provided on the outside of the integrated heat spreader footprint. The I/O trace can maintain the data flow rate from the processor within a range of 5-40 Gb/s.

Abstract translation: 要解决的问题：提供用于处理器的基板的安装以及安装架的I / O配置。解决方案：高速I / O轨迹是集成电路封装基板的I / O封装架构的一部分 。 集成电路封装衬底在裸片侧具有集成散热器占地面积，并且I / O迹线将与集成散热器占地面积中提供的IC器件耦合。 I / O迹线具有设置在集成散热器占地面积的外侧的引脚排列端子，并且与设置在集成散热器占用面积的外部的IC器件耦合。 I / O跟踪可以将处理器的数据流速保持在5-40 Gb / s的范围内。

公开(公告)号：WO2007070356A2

公开(公告)日：2007-06-21

申请号：PCT/US2006046776

申请日：2006-12-06

Applicant: INTEL CORP ,  EILERT KIMBERLY D ,  RADHAKRISHNAN KALADHAR ,  AYGUN KEMAL ,  HILL MICHAEL J

Inventor： EILERT KIMBERLY D ,  RADHAKRISHNAN KALADHAR ,  AYGUN KEMAL ,  HILL MICHAEL J

IPC: H01L21/48 ,  H01L23/498 ,  H01L23/64

CPC classification number: H01L23/49822 ,  H01L21/4857 ,  H01L21/6835 ,  H01L23/50 ,  H01L23/66 ,  H01L24/81 ,  H01L24/97 ,  H01L2221/68345 ,  H01L2224/16 ,  H01L2224/81191 ,  H01L2224/8121 ,  H01L2224/81815 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01015 ,  H01L2924/01027 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01068 ,  H01L2924/01075 ,  H01L2924/01082 ,  H01L2924/10253 ,  H01L2924/14 ,  H01L2924/19041 ,  H01L2924/30105 ,  H01L2924/30107 ,  H01L2924/3011 ,  H05K1/142 ,  H05K1/162 ,  H05K3/007 ,  H05K3/4602 ,  H05K3/4614 ,  H05K2201/09309 ,  H05K2203/0156 ,  H05K2203/061 ,  H01L2924/00

Abstract: An embodiment of the present invention is a technique to fabricate a package substrate. The package substrate includes top substrate layers, an array capacitor, and bottom substrate layers. The top substrate layers embed micro-vias. The micro-vias have a micro- via area and provide electrical connections between the top substrate layers. The array capacitor structure is placed in contact with the micro-via area. The array capacitor structure is electrically connected to the micro- vias. The bottom substrate layers are formed on the array capacitor structure.

Abstract translation: 本发明的实施例是制造封装衬底的技术。 封装衬底包括顶部衬底层，阵列电容器和底部衬底层。 顶部衬底层嵌入微通孔。 微通道具有微通道区域并提供顶部衬底层之间的电连接。 阵列电容器结构被放置成与微通孔区域接触。 阵列电容器结构电连接到微通孔。 底部衬底层形成在阵列电容器结构上。

公开(公告)号：WO2010036676A3

公开(公告)日：2010-07-22

申请号：PCT/US2009057968

申请日：2009-09-23

Applicant: INTEL CORP ,  GANESAN SANKA ,  AYGUN KEMAL ,  RAMASWAMY CHANDRASHEKHAR ,  PALMER ERIC ,  BRAUNISCH HENNING

Inventor： GANESAN SANKA ,  AYGUN KEMAL ,  RAMASWAMY CHANDRASHEKHAR ,  PALMER ERIC ,  BRAUNISCH HENNING

IPC: H01L23/48 ,  H01L23/488

CPC classification number: H01L23/34 ,  H01L23/367 ,  H01L23/498 ,  H01L23/49822 ,  H01L23/49827 ,  H01L23/49833 ,  H01L23/50 ,  H01L23/66 ,  H01L2223/6627 ,  H01L2224/16225 ,  H01L2224/32245 ,  H01L2224/73253 ,  H01L2924/00014 ,  H01L2924/15192 ,  H01L2924/19032 ,  H01L2224/0401

Abstract: A high-speed I/O trace is part of an I/O package architecture for an integrated circuit package substrate. The integrated circuit package substrate includes an integrated heat spreader footprint on a die-side and the I/O trace to couple with an IC device to be disposed inside the IHS footprint. The I/O trace includes a pin-out terminal outside the IHS footprint to couple to an IC device to be disposed outside the IHS footprint. The high-speed I/O trace can sustain a data flow rate from a processor in a range from 5 gigabits per second (Gb/s) to 40 Gb/s.

Abstract translation: 高速I / O走线是集成电路封装基板的I / O封装体系结构的一部分。 集成电路封装衬底包括在管芯侧上的集成散热器覆盖区和I / O迹线，以与IC器件耦合以设置在IHS覆盖区内。 I / O走线包括一个位于IHS占位面积之外的引出端子，用于耦合IC设备以放置在IHS占用面积之外。 高速I / O跟踪可以支持从每秒5千兆位（Gb / s）到40 Gb / s范围内的处理器的数据流速。

公开(公告)号：DE112015007235T5

公开(公告)日：2018-10-11

申请号：DE112015007235

申请日：2015-12-26

Applicant: INTEL CORP

Inventor： ZHANG YU AMOS ,  REGALADO GABRIEL S ,  QIAN ZHIGUO ,  AYGUN KEMAL

IPC: H01L25/065 ,  H01L23/48

Abstract: Eine Gehäusevorrichtung mit geerdeten Isolationsübertragungsleitungen weist (1) geerdete Isolationsebenen zwischen horizontalen Datensignalübertragungsleitungen (z. B. Signalspuren aus Metall), die horizontal durch die Gehäusevorrichtung geführt sind, (2) geerdete Isolationsleitungen, die derartige horizontale Datensignalübertragungsleitungen umgeben, oder (3) derartige geerdeten Ebenen zwischen und derartige geerdeten Isolationsleitungen auf, die derartige horizontale Datensignalübertragungsleitungen umgeben. Die (1) geerdeten Isolationsebenen zwischen den horizontalen Datensignalübertragungsleitungen und/oder (2) die geerdeten Isolationsleitungen schirmen die in Signalleitungen gesendeten Datensignale elektrisch ab, wodurch ein Einstreuen zwischen den Datensignalübertragungsleitungen reduziert wird und eine elektrische Isolierung der Datensignalübertragungsleitungen erhöht wird. Darüber hinaus können die Datensignalübertragungsleitungen unter Verwendung von Augendiagrammen abgeglichen werden, um Signalleitungsbreiten und Breiten der geerdeten Isolationsleitungen auszuwählen, die eine optimale Datenübertragungsleistung bieten. Diese Gehäusevorrichtung bietet eine höhere Frequenz und einen genaueren Datensignaltransfer zwischen verschiedenen horizontalen Positionen der Datensignalübertragungsleitungen und deshalb auch zwischen Vorrichtungen wie integrierten Schaltkreischips (IC-Chips), die an der Gehäusevorrichtung angebracht sind.

公开(公告)号：RU2667478C2

公开(公告)日：2018-09-20

申请号：RU2017105794

申请日：2014-09-26

Applicant: INTEL CORP

Inventor： ATHREYA DHANYA ,  CHAWLA GAURAV ,  AYGUN KEMAL ,  HEPPNER JOSHUA D ,  NEKKANTY SRIKANT ,  SMALLEY JEFFORY L ,  CANNY SARAH M ,  GORDON GLEN P ,  GARCIA MICHAEL

IPC: H01R33/76

Abstract: Изобретениеотноситсяк электротехнике. Аппаратурасодержитподложкугнездовогоразъема, имеющуюпервуюсторонуи вторуюсторону, противоположнуюпервойстороне, отверстие, проходящеесквозьподложкугнездовогоразъема, электрическийконтакт, расположенныйв отверстиии конфигурированныйдляпередачиэлектрическихсигналовмеждупервойсторонойи второйсторонойподложкигнездовогоразъема, этотэлектрическийконтактимеетконсольныйучасток, проходящийзапределыпервойстороны, гдеперваясторонаи поверхностиподложкигнездовогоразъемав отверстиипокрытыметаллом. Техническийрезультатзаключаетсяв усовершенствованиигнездовогоразъемадляобеспечениясоответствующихэлектрическиххарактеристик. 4 н. и 17 з.п. ф-лы, 13 ил.

公开(公告)号：EP3198688A4

公开(公告)日：2018-06-20

申请号：EP14902347

申请日：2014-09-26

Applicant: INTEL CORP

Inventor： ATHREYA DHANYA ,  CHAWLA GAURAV ,  AYGUN KEMAL ,  HEPPNER JOSHUA D ,  NEKKANTY SRIKANT ,  SMALLEY JEFFORY L ,  CANNY SARAH M ,  GORDON GLEN P ,  GARCIA MICHAEL

IPC: H01L23/32

CPC classification number: H01R33/7685 ,  H01L23/32 ,  H01L23/49827 ,  H01L2924/0002 ,  H01L2924/00

Abstract: Embodiments of the present disclosure are directed towards socket contact techniques and configurations. In one embodiment, an apparatus may include a socket substrate having a first side and a second side disposed opposite to the first side, an opening formed through the socket substrate, an electrical contact disposed in the opening and configured to route electrical signals between the first side and the second side of the socket substrate, the electrical contact having a cantilever portion that extends beyond the first side, wherein the first side and surfaces of the socket substrate in the opening are plated with a metal. Other embodiments may be described and/or claimed.

公开(公告)号：DE112015007283B3

公开(公告)日：2022-03-31

申请号：DE112015007283

申请日：2015-12-22

Applicant: INTEL CORP

Inventor： QIAN ZHIGUO ,  XIE JIANYONG ,  AYGUN KEMAL

IPC: H01L25/065 ,  H01L23/48 ,  H01L25/07

Abstract: Halbleiter-Package (200, 320), umfassend:eine erste Aufbauschicht (102, 204) mit einer oberen Oberfläche und einer der oberen Oberfläche gegenüberliegenden unteren Oberfläche, wobei die erste Aufbauschicht (102, 204) einen Leistungskontakt (108; 206; 304) auf der oberen Oberfläche der ersten Aufbauschicht (102, 204) aufweist;eine zweite Aufbauschicht (110, 210), die über der ersten Aufbauschicht (102, 204) liegt, wobei die zweite Aufbauschicht (110, 210) einen Hohlraum definiert, der über dem Leistungskontakt (108; 206) liegt;einen Brücken-Die (118, 212, 324), der innerhalb des Hohlraums der zweiten Aufbauschicht (110, 210) angeordnet ist, wobei der Brücken-Die (118, 212, 324) eine Brücken-Die-Rückseite und eine Brücken-Die-Oberseite aufweist, wobei die Brücken-Die-Oberseite eine Mehrzahl von Brücken-Die-Oberseitenkontakten aufweist, wobei die Brücken-Die-Rückseite elektrisch mit dem Leistungskontakt (108, 206) gekoppelt ist; undeine dritte Aufbauschicht (130, 220), die über der Oberseite des Brücken-Dies (118, 212, 324) liegend und über der zweiten Aufbauschicht (110, 210) angeordnet ist, wobei die dritte Aufbauschicht (112, 220) eine Zwischenverbindungsleiterbahn aufweist (132; 224), wobei die Zwischenverbindungsleiterbahn elektrisch mit einem ersten Brücken-Die-Oberseitenkontakt (230) der Mehrzahl von Brücken-Die-Oberseitenkontakten gekoppelt ist,wobei der Brücken-Die einen Bulk-Teil (120; 214) umfasst, der elektrisch mit einem Rückseitenmetall gekoppelt ist, das auf der Brücken-Die-Rückseite bereitgestellt ist, und wobei wenigstens einer der Mehrzahl von Brücken-Die-Oberseitenkontakten elektrisch mit dem Bulk-Teil gekoppelt ist, um Leistung durch den Bulk-Teil des Brücken-Dies zu dem wenigstens einen der Mehrzahl von Brücken-Die-Oberseitenkontakten und zu einem oder mehreren Dies, die elektrisch mit dem wenigstens einen der Mehrzahl von Brücken-Die-Oberseitenkontakten verbunden sind, zu leiten.

公开(公告)号：GB2476016B

公开(公告)日：2013-01-09

申请号：GB201104984

申请日：2009-09-23

Applicant: INTEL CORP

Inventor： GANESAN SANKA ,  AYGUN KEMAL ,  RAMASWAMY CHANDRASHEKHAR ,  PALMER ERIC ,  BRAUNISCH HENNING

IPC: H01L23/48 ,  H01L23/367 ,  H01L23/498

Abstract: A high-speed I/O trace is part of an I/O package architecture for an integrated circuit package substrate. The integrated circuit package substrate includes an integrated heat spreader footprint on a die-side and the I/O trace to couple with an IC device to be disposed inside the IHS footprint. The I/O trace includes a pin-out terminal outside the IHS footprint to couple to an IC device to be disposed outside the IHS footprint. The high-speed I/O trace can sustain a data flow rate from a processor in a range from 5 gigabits per second (Gb/s) to 40 Gb/s.

公开(公告)号：DE112006003049B4

公开(公告)日：2011-01-13

申请号：DE112006003049

申请日：2006-12-06

Applicant: INTEL CORP

Inventor： EILERT KIMBERLY D ,  RADHAKRISHNAN KALADHAR ,  AYGUN KEMAL ,  HILL MICHAEL J

IPC: H01L21/48 ,  H01L21/768 ,  H01L23/488 ,  H01L23/522 ,  H01L23/64 ,  H01L25/00

公开(公告)号：DE112018007011T5

公开(公告)日：2020-11-05

申请号：DE112018007011

申请日：2018-03-30

Applicant: INTEL CORP

Inventor： AYGUN KEMAL ,  QIAN ZHIGUO ,  XIE JIANYONG

IPC: H01L23/48 ,  H01L23/13 ,  H01L23/498

Abstract: Es ist eine Vorrichtung vorgesehen, die Folgendes umfasst: ein Substrat, wobei das Substrat kristallines Material umfasst, einen ersten Satz von einem oder mehreren Kontakten auf einer ersten Substratoberfläche, einen zweiten Satz von einem oder mehreren Kontakten auf einer zweiten Substratoberfläche, wobei die zweite Substratoberfläche der ersten Substratoberfläche gegenüberliegt, eine erste Durchkontaktierung durch das Substrat, gekoppelt mit einem ersten des ersten Kontaktsatzes und mit einem ersten des zweiten Kontaktsatzes; eine zweite Durchkontaktierung durch das Substrat, gekoppelt mit einem zweiten des ersten Kontaktsatzes und mit einem zweiten des zweiten Kontaktsatzes, einen Graben im Substrat von der ersten Substratoberfläche zur zweiten Substratoberfläche, wobei der Graben von der ersten Durchkontaktierung und der zweiten Durchkontaktierung beabstandet ist und zwischen diesen liegt, und dielektrisches Material, das den Graben füllt. Andere Ausführungsformen werden ebenfalls offenbart und beansprucht.