公开(公告)号：DE112006003049B4

公开(公告)日：2011-01-13

申请号：DE112006003049

申请日：2006-12-06

Applicant: INTEL CORP

Inventor： EILERT KIMBERLY D ,  RADHAKRISHNAN KALADHAR ,  AYGUN KEMAL ,  HILL MICHAEL J

IPC: H01L21/48 ,  H01L21/768 ,  H01L23/488 ,  H01L23/522 ,  H01L23/64 ,  H01L25/00

公开(公告)号：HK1102868A1

公开(公告)日：2007-12-07

申请号：HK07111172

申请日：2007-10-17

Applicant: INTEL CORP

Inventor： WOOD DUSTIN ,  RADHAKRISHNAN KALADHAR

IPC: H01L20100101 ,  H01L23/50 ,  H01L23/64

公开(公告)号：DE102020122314A1

公开(公告)日：2021-04-08

申请号：DE102020122314

申请日：2020-08-26

Applicant: INTEL CORP

Inventor： RADHAKRISHNAN KALADHAR ,  BHARATH KRISHNA ,  HENDRIKS CLIVE

IPC: H01L23/50 ,  H01L21/60

Abstract: Ausführungsbeispiele umfassen eine Induktivität, ein Verfahren zum Bilden der Induktivität und ein Halbleiter-Package. Eine Induktivität umfasst eine Mehrzahl von Plattierte-Durchkontaktierungs- (PTH-) Vias in einer Substratschicht und eine Mehrzahl von magnetischen Verbindungen mit einer Mehrzahl von Öffnungen in der Substratschicht. Die Öffnungen der magnetischen Verbindungen umgeben die PTH-Vias. Die Induktivität umfasst auch eine Isolierschicht in der Substratschicht, eine erste leitfähige Schicht über den PTH-Vias, den magnetischen Verbindungen und der Isolierschicht sowie eine zweite leitfähige Schicht unter den PTH-Vias, den magnetischen Verbindungen und der Isolierschicht. Die Isolierschicht umgibt die PTH-Vias und die magnetischen Verbindungen. Die magnetischen Verbindungen können eine Dicke aufweisen, die im Wesentlichen gleich einer Dicke der PTH-Vias ist. Die magnetischen Verbindungen können als hohlzylindrische magnetische Kerne mit magnetischen Materialien geformt sein. Die magnetischen Materialien können ferroelektrische, leitfähige oder EpoxidMaterialien umfassen. Die hohlzylindrischen magnetischen Kerne können ferroelektrische Kerne sein.

公开(公告)号：WO2008076661A2

公开(公告)日：2008-06-26

申请号：PCT/US2007086668

申请日：2007-12-06

Applicant: INTEL CORP ,  JONES CHRISTOPHER ,  PALANDUZ CENGIZ ,  BACH DAVID ,  LITT TIMOTHE ,  BINDER LARRY ,  RADHAKRISHNAN KALADHAR

Inventor： PALANDUZ CENGIZ ,  BACH DAVID ,  LITT TIMOTHE ,  BINDER LARRY ,  RADHAKRISHNAN KALADHAR

CPC classification number: H05K1/0231 ,  H01L25/0655 ,  H01L25/165 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/16265 ,  H01L2924/1515 ,  H01L2924/15153 ,  H01L2924/15311 ,  H01L2924/19041 ,  H01L2924/19103 ,  H01L2924/19105 ,  H01L2924/3011 ,  H05K1/145 ,  H05K1/183 ,  H05K2201/10515 ,  H05K2201/10712 ,  H05K2201/10734

Abstract: A ceramic package substrate has a recess. This allows a device in that recess to be close to a die attached to the substrate's top side, for better performance. The device may be an array capacitor, an in-silicon voltage regulator, or another device or devices.

Abstract translation: 陶瓷封装基板具有凹部。 这使得该凹部中的器件靠近附接到衬底顶侧的管芯，以获得更好的性能。 该器件可以是阵列电容器，硅内电压调节器或其它器件。

公开(公告)号：WO2007070356A2

公开(公告)日：2007-06-21

申请号：PCT/US2006046776

申请日：2006-12-06

Applicant: INTEL CORP ,  EILERT KIMBERLY D ,  RADHAKRISHNAN KALADHAR ,  AYGUN KEMAL ,  HILL MICHAEL J

Inventor： EILERT KIMBERLY D ,  RADHAKRISHNAN KALADHAR ,  AYGUN KEMAL ,  HILL MICHAEL J

IPC: H01L21/48 ,  H01L23/498 ,  H01L23/64

CPC classification number: H01L23/49822 ,  H01L21/4857 ,  H01L21/6835 ,  H01L23/50 ,  H01L23/66 ,  H01L24/81 ,  H01L24/97 ,  H01L2221/68345 ,  H01L2224/16 ,  H01L2224/81191 ,  H01L2224/8121 ,  H01L2224/81815 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01015 ,  H01L2924/01027 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01068 ,  H01L2924/01075 ,  H01L2924/01082 ,  H01L2924/10253 ,  H01L2924/14 ,  H01L2924/19041 ,  H01L2924/30105 ,  H01L2924/30107 ,  H01L2924/3011 ,  H05K1/142 ,  H05K1/162 ,  H05K3/007 ,  H05K3/4602 ,  H05K3/4614 ,  H05K2201/09309 ,  H05K2203/0156 ,  H05K2203/061 ,  H01L2924/00

Abstract: An embodiment of the present invention is a technique to fabricate a package substrate. The package substrate includes top substrate layers, an array capacitor, and bottom substrate layers. The top substrate layers embed micro-vias. The micro-vias have a micro- via area and provide electrical connections between the top substrate layers. The array capacitor structure is placed in contact with the micro-via area. The array capacitor structure is electrically connected to the micro- vias. The bottom substrate layers are formed on the array capacitor structure.

Abstract translation: 本发明的实施例是制造封装衬底的技术。 封装衬底包括顶部衬底层，阵列电容器和底部衬底层。 顶部衬底层嵌入微通孔。 微通道具有微通道区域并提供顶部衬底层之间的电连接。 阵列电容器结构被放置成与微通孔区域接触。 阵列电容器结构电连接到微通孔。 底部衬底层形成在阵列电容器结构上。

公开(公告)号：WO2008003008A2

公开(公告)日：2008-01-03

申请号：PCT/US2007072293

申请日：2007-06-27

Applicant: INTEL CORP ,  HAZUCHA PETER ,  BURTON EDWARD ,  NGUYEN TRANG T ,  SCHROM GERHARD ,  PAILLET FABRICE ,  RADHAKRISHNAN KALADHAR ,  GARDNER DONALD S ,  MOON SUNG T ,  KARNIK TANAY

Inventor： HAZUCHA PETER ,  BURTON EDWARD ,  NGUYEN TRANG T ,  SCHROM GERHARD ,  PAILLET FABRICE ,  RADHAKRISHNAN KALADHAR ,  GARDNER DONALD S ,  MOON SUNG T ,  KARNIK TANAY

CPC classification number: H05K1/165 ,  H01L23/645 ,  H01L2223/6677 ,  H01L2924/0002 ,  H01L2924/3011 ,  H05K1/0263 ,  H05K3/42 ,  H05K2201/09627 ,  H05K2201/09709 ,  H01L2924/00

Abstract: An inductor and multiple inductors embedded in a substrate (e.g., IC package substrate, board substrate, and/or other substrate) is provided herein.

Abstract translation: 本文提供了嵌入基板（例如IC封装基板，板基板和/或其他基板）中的电感器和多个电感器。

公开(公告)号：WO2005064673A2

公开(公告)日：2005-07-14

申请号：PCT/US2004043027

申请日：2004-12-20

Applicant: INTEL CORP ,  KANG JUNG ,  RADHAKRISHNAN KALADHAR ,  CHICKAMENAHALLI SHAMALA

Inventor： KANG JUNG ,  RADHAKRISHNAN KALADHAR ,  CHICKAMENAHALLI SHAMALA

IPC: H01L23/522 ,  H01L23/66 ,  H01L25/065 ,  H01L25/16 ,  H01L23/00

CPC classification number: H01L25/0657 ,  H01L23/522 ,  H01L23/66 ,  H01L24/48 ,  H01L25/16 ,  H01L2224/04042 ,  H01L2224/16265 ,  H01L2224/32225 ,  H01L2224/32265 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2224/73265 ,  H01L2224/92247 ,  H01L2225/06506 ,  H01L2225/06527 ,  H01L2225/06575 ,  H01L2924/00014 ,  H01L2924/01019 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/19041 ,  H01L2924/19042 ,  H01L2924/19043 ,  H01L2924/19103 ,  H01L2924/19104 ,  H01L2924/30107 ,  H01L2924/3011 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207 ,  H01L2924/00012 ,  H01L2224/32245 ,  H01L2224/48247 ,  H01L2924/00

Abstract: An embodiment of the present invention is a technique to integrate passive components in a die assembly. A capacitor, inductor, or resistor is integrated on a spacer between upper and lower dies in stacked dies. Conductors are attached to the capacitor, inductor or resistor to connect the capacitor, inductor, or resistor to at least one of the upper and lower dies.

Abstract translation: 本发明的一个实施例是一种将无源元件集成在管芯组件中的技术。 电容器，电感器或电阻器集成在堆叠裸片中上下模之间的隔板上。 导体连接到电容器，电感器或电阻器，以将电容器，电感器或电阻器连接到至少一个上模和下模。

公开(公告)号：DE102020132539A1

公开(公告)日：2021-09-30

申请号：DE102020132539

申请日：2020-12-08

Applicant: INTEL CORP

Inventor： WANG YING ,  DENG YIKANG ,  ZHAO JUNNAN ,  BROWN ANDREW JAMES ,  XU CHENG ,  RADHAKRISHNAN KALADHAR

IPC: H01L23/14 ,  H01F27/00 ,  H01L23/538 ,  H01L25/065

Abstract: Hier sind magnetische Strukturen in Integrierter-Schaltkreis(IC)-Gehäusestützen sowie zugehörige Verfahren und Vorrichtungen offenbart. Zum Beispiel kann bei manchen Ausführungsformen eine IC-Gehäusestütze eine leitfähige Leitung, eine magnetische Struktur um die leitfähige Leitung herum und Materialstummel auf Seitenflächen der magnetischen Struktur beinhalten.

公开(公告)号：DE102020122314A8

公开(公告)日：2021-06-02

申请号：DE102020122314

申请日：2020-08-26

Applicant: INTEL CORP

Inventor： RADHAKRISHNAN KALADHAR ,  BHARATH KRISHNA ,  HENDRICKS CLIVE

IPC: H01L23/50 ,  H01L21/60

公开(公告)号：DE112006003049T5

公开(公告)日：2008-10-23

申请号：DE112006003049

申请日：2006-12-06

Applicant: INTEL CORP

Inventor： EILERT KIMBERLY D ,  RADHAKRISHNAN KALADHAR ,  AYGUN KEMAL ,  HILL MICHAEL J

IPC: H01L21/48 ,  H01L23/498 ,  H01L23/64

Abstract: An embodiment of the present invention is a technique to fabricate a package substrate. The package substrate includes top substrate layers, an array capacitor, and bottom substrate layers. The top substrate layers embed micro-vias. The micro-vias have a micro-via area and provide electrical connections between the top substrate layers. The array capacitor structure is placed in contact with the micro-via area. The array capacitor structure is electrically connected to the micro-vias. The bottom substrate layers are formed on the array capacitor structure.