中科微点-全球专利检索

  1. Login
  2. Sign Up

Search Results

14 records (took 0.021 seconds)

    EIN HALBLEITERGEHÄUSE, UMFASSEND EINEN AKTIVEN DIE AUF WAFEREBENE UND EINE EXTERNE DIE-BEFESTIGUNG
    5.
    发明专利
    EIN HALBLEITERGEHÄUSE, UMFASSEND EINEN AKTIVEN DIE AUF WAFEREBENE UND EINE EXTERNE DIE-BEFESTIGUNG 未知

    公开(公告)号：DE112016007576T5

    公开(公告)日：2019-09-19

    申请号：DE112016007576

    申请日：2016-12-29

    Applicant: INTEL CORP

    Inventor： MEHTA VIPUL VIJAY ,  LI ERIC JIN ,  GANESAN SANKA ,  MALLIK DEBENDRA ,  SANKMAN ROBERT LEON

    IPC: H01L23/31 ,  H01L21/768 ,  H01L23/00 ,  H01L23/48 ,  H01L23/525

    Abstract: Halbleitergehäuse und -Gehäuseanordnungen, die aktive Dies und externe Die-Befestigungen auf einem Siliziumwafer aufweisen, und Verfahren zur Fertigung solcher Halbleitergehäuse und -Gehäuseanordnungen sind beschrieben. Bei einem Beispiel umfasst eine Halbleitergehäuseanordnung ein Halbleitergehäuse, das einen aktiven Die aufweist, der durch einen ersten Löthöcker an einem Siliziumwafer angebracht ist. Ein zweiter Löthöcker ist auf dem Siliziumwafer lateral auswärts von dem aktiven Die, um eine Befestigung für einen externen Die bereitzustellen. Eine Epoxidschicht kann den aktiven Die umgeben und den Siliziumwafer abdecken. Ein Loch kann sich durch die Epoxidschicht über dem zweiten Löthöcker erstrecken, um den zweiten Löthöcker durch das Loch freizulegen. Dementsprechend kann ein externer Speicher-Die direkt mit dem zweiten Löthöcker auf dem Siliziumwafer durch das Loch verbunden sein.

    ARCHITEKTUR MIT EINGEBETTETEM CHIP UND VERFAHREN ZUR HERSTELLUNG
    7.
    发明专利
    ARCHITEKTUR MIT EINGEBETTETEM CHIP UND VERFAHREN ZUR HERSTELLUNG 未知

    公开(公告)号：DE102020130872A1

    公开(公告)日：2021-06-24

    申请号：DE102020130872

    申请日：2020-11-23

    Applicant: INTEL CORP

    Inventor： GANESAN SANKA ,  SANKMAN ROBERT L ,  CHAVALI SRI CHAITRA JYOTSNA

    IPC: H01L23/50 ,  H01L21/60 ,  H01L23/049 ,  H01L25/065

    Abstract: Verschiedene Beispiele stellen eine Halbleiterpackung bereit. Die Halbleiterpackung umfasst ein Substrat mit einer ersten und einer zweiten, entgegengesetzt angeordneten, im Wesentlichen planen Hauptoberfläche, die sich in einer x-y-Richtung erstrecken. Die Packung umfasst ferner einen Brückenchip mit einer dritten und einer vierten, entgegengesetzt angeordneten, im Wesentlichen planen Hauptoberfläche, die sich in der x-y-Richtung erstrecken. Die dritte im Wesentlichen plane Hauptoberfläche des Brückenchips ist in direktem Kontakt mit der zweiten im Wesentlichen planen Hauptoberfläche des Substrats. Die Halbleiterpackung umfasst ferner eine Silizium-Durchkontaktierung, die sich in einer z-Richtung durch die erste im Wesentlichen plane Hauptoberfläche des Substrats und die vierte im Wesentlichen plane Hauptoberfläche des Brückenchips erstreckt. Die Halbleiterpackung umfasst ferner eine Energiequelle, die mit der Silizium-Durchkontaktierung gekoppelt ist, eine erste elektronische Komponente, die elektronisch mit dem Brückenchip gekoppelt ist, und eine zweite elektronische Komponente, die elektronisch mit dem Brückenchip gekoppelt ist. Die Halbleiterpackung umfasst außerdem eine Überformung, die die erste elektronische Vorrichtung, die zweite elektronische Vorrichtung und den Brückenchip zumindest teilweise einhaust.

    ULTRATHIN BRIDGE AND MULTI-DIE ULTRAFINE PITCH PATCH ARCHITECTURE AND METHOD OF MAKING
    9.
    发明专利
    ULTRATHIN BRIDGE AND MULTI-DIE ULTRAFINE PITCH PATCH ARCHITECTURE AND METHOD OF MAKING 未知

    公开(公告)号：SG10202006474TA

    公开(公告)日：2021-03-30

    申请号：SG10202006474T

    申请日：2020-07-06

    Applicant: INTEL CORP

    Inventor： GANESAN SANKA ,  MCCARTHY KEVIN ,  TRIBOLET LEIGH M ,  MALLIK DEBENDRA ,  MAHAJAN RAVINDRANATH V ,  SANKMAN ROBERT L

    Abstract: Embodiments include semiconductor packages and methods to form the semiconductor packages. A semiconductor package includes a bridge with a hybrid layer on a high-density packaging (HDP) substrate, a plurality of dies over the bridge and the HDP substrate, and a plurality of through mold vias (TMVs) on the HDP substrate. The bridge is coupled between the dies and the HDP substrate. The bridge is directly coupled to two dies of the dies with the hybrid layer, where a top surface of the hybrid layer of the bridge is directly on bottom surfaces of the dies, and where a bottom surface of the bridge is directly on a top surface of the HDP substrate. The TMVs couple the HDP substrate to the dies, and have a thickness that is substantially equal to a thickness of the bridge. The hybrid layer includes conductive pads, surface finish, and/or dielectric.

Patent Agency Ranking