公开(公告)号：DE102020119518A1

公开(公告)日：2021-02-18

申请号：DE102020119518

申请日：2020-07-23

Applicant: INTEL CORP

Inventor： ROSNER RONI ,  MAOR MOSHE ,  BEHAR MICHAEL ,  GABBAI RONEN ,  WALTER ZIGI ,  AGAM OREN

IPC: G06F9/52

Abstract: Eine Vorrichtung umfasst einen Kommunikationsprozessor zum Empfangen von Konfigurationsinformationen von einem produzierenden Rechenbaustein; einen Credit-Generator zum Generieren einer Anzahl von Credits für den produzierenden Rechenbaustein, der den Konfigurationsinformationen entspricht, wobei die Konfigurationsinformationen Eigenschaften eines Puffers einschließen; einen Quellenidentifikator zum Analysieren eines zurückgegebenen Credits, um zu bestimmen, ob der zurückgegebene Credit von dem produzierenden Rechenbaustein oder einem konsumierenden Rechenbaustein stammt; und einen Duplikator zum Multiplizieren des zurückgegebenen Credits mit einem ersten Faktor, wenn der zurückgegebene Credit vom produzierenden Rechenbaustein stammt, wobei der erste Faktor indikativ für eine Anzahl von konsumierenden Rechenbausteinen ist, die in den Konfigurationsinformationen identifiziert sind.

公开(公告)号：DE102020119519A1

公开(公告)日：2021-02-18

申请号：DE102020119519

申请日：2020-07-23

Applicant: INTEL CORP

Inventor： BEHAR MICHAEL ,  ROSNER RONI ,  MAOR MOSHE ,  GABBAI RONEN ,  WALTER ZIGI ,  AGAM OREN

IPC: G06F9/50

Abstract: Es werden Verfahren, Einrichtungen, Systeme und Herstellungsgegenstände offenbart, die eine „Out-of-Order“-Pipeline-Ausführung der statischen Abbildung einer Arbeitslast auf einen oder mehrere Berechnungsbausteine eines Beschleunigers ermöglichen. Eine Beispieleinrichtung enthält eine Schnittstelle zum Laden einer ersten Anzahl von Credits in den Speicher; eine Vergleichseinheit zum Vergleichen der ersten Anzahl von Credits mit einer Schwellenwertanzahl von Credits, die der Speicherverfügbarkeit in einem Puffer zugeordnet ist; und einen Dispatcher, um dann, wenn die erste Anzahl von Credits die Schwellenwertanzahl von Credits erfüllt, einen Arbeitslastknoten der Arbeitslast, der in einem ersten des einen oder der mehreren Berechnungsbausteine auszuführen ist, auszuwählen.

公开(公告)号：DE102020118205A1

公开(公告)日：2021-02-18

申请号：DE102020118205

申请日：2020-07-10

Applicant: INTEL CORP

Inventor： DIAMAND ISRAEL ,  ROSNER RONI ,  VENKATESAN RAVI ,  SHUA SHLOMI ,  SHITRIT OZ ,  BEZBROZ HENRIETTA ,  GENDLER ALEXANDER ,  FALIK OHAD ,  WALTER ZIGI ,  ALKALAY SHLOMI ,  BEHAR MICHAEL

IPC: G06F13/00

Abstract: Hierin sind Verfahren und Einrichtungen zum Implementieren mehrerer Inferenz-Rechen-Engines offenbart. Eine offenbarte beispielhafte Einrichtung beinhaltet eine erste Inferenz-Rechen-Engine, eine zweite Inferenz-Rechen-Engine und ein Accelerator on Coherent Fabric (Beschleuniger auf kohärentem Fabric) zum Koppeln der ersten Inferenz-Rechen-Engine und der zweiten Inferenz-Rechen-Engine zu einem Converged Coherence Fabric (Fabric mit konvergierter Kohärenz) eines System-on-Chip, wobei das Accelerator on Coherent Fabric ausgelegt ist zum Arbitrieren von Anforderungen von der ersten Inferenz-Rechen-Engine und der zweiten Inferenz-Rechen-Engine, um einen einzelnen In-Die-Interconnect-Port zu nutzen.

公开(公告)号：DE102018005145A1

公开(公告)日：2019-01-03

申请号：DE102018005145

申请日：2018-06-28

Applicant: INTEL CORP

Inventor： COHEN EHUD ,  BEHAR MICHAEL ,  VAINBRAND DMITRI ,  RUBIN DANIEL DAVID BD

IPC: G06F7/487 ,  G06F17/16

Abstract: Ein Prozessor, aufweisend: Decodierschaltungen zum Decodieren von Befehlen; eine Datencache-Einheit mit Schaltungen zum Zwischenspeichern von Daten für den Prozessor; und eine Schaltung für die Näherungsmatrix-Multiplikation (Approximate Matrix Multiplication, AMM), aufweisend: eine Datenempfänger-Schaltung zum Empfangen eines Gewichtsvektors w und eines Eingangsvektors x, beide der Größe N, und eines komprimierungsregelnden Parameters n; eine Faktorisierer-Schaltung zum Faktorisieren von w in w≅B·s, durch Berechnen einer binär faktorisierten Matrix B der Größe Nxn, und eines Wörterbuchvektors s der Größe n; und eine Binärmultiplizierer-Schaltung zum Berechnen von w^T x≅(B·s)^T x= s^T (B ^T x), wobei die Binärmultiplizierer-Schaltung eine Hardwarebeschleuniger-Schaltung zum Berechnen eines Matrixprodukts (B ^T x) umfasst.