公开(公告)号：DE112013007703T5

公开(公告)日：2016-09-29

申请号：DE112013007703

申请日：2013-12-23

Applicant: INTEL CORP

Inventor： KOSAREV NIKOLAY ,  SHISHLOV SERGEY Y ,  IYER JAYESH ,  BUTUZOV ALEXANDER ,  BABAYAN BORIS A ,  KLUCHNIKOV ANDREY

IPC: G06F9/38

Abstract: Ein Prozessor umfasst eine erste Logik zum Ausführen eines Befehlsstroms in anderer Reihenfolge, wobei der Befehlsstrom in eine Vielzahl von Strängen aufgeteilt ist, wobei der Befehlsstrom und jeder Strang durch eine Programmreihenfolge (PO) geordnet sind. Der Prozessor umfasst auch eine zweite Logik zum Bestimmen eines ältesten nicht versandten Befehls in dem Befehlsstrom und zum Speichern eines zugeordneten PO-Werts des ältesten nicht versandten Befehls als einen Zeiger ausgeführter Befehle. Der Befehlsstrom umfasst versandte und nicht versandte Befehle. Der Prozessor umfasst auch eine dritte Logik zum Bestimmen eines zuletzt rückgeordneten Befehls in dem Befehlsstrom und zum Speichern eines zugeordneten PO-Werts des zuletzt rückgeordneten Befehls als einen Rückordnungszeiger, eine vierte Logik zum Auswählen eines Bereichs von Befehlen zwischen dem Rückordnungszeiger und dem Zeiger ausgeführter Befehle sowie eine fünfte Logik zum Kennzeichnen des zur Rückordnung geeigneten Bereichs von Befehlen.

公开(公告)号：IN124DE2012A

公开(公告)日：2015-05-22

申请号：IN124DE2012

申请日：2012-01-13

Applicant: INTEL CORP

Inventor： IYER JAYESH ,  STANFORD EDWARD R ,  KRAIPAK WASEEM

IPC: H02J20060101

Abstract: In one embodiment a system comprises an integrated circuit, a plurality of voltage regulators; and a data bus coupled to the integrated circuit and the plurality of voltage regulators. In some embodiments the integrated circuit comprises logic to embed a timing signal on the data bus. Other embodiments may be described.

公开(公告)号：DE112013007702T5

公开(公告)日：2016-09-08

申请号：DE112013007702

申请日：2013-12-23

Applicant: INTEL CORP

Inventor： EFIMOV ANDREY ,  SHISHLOV SERGEY Y ,  IYER JAYESH ,  BABAYAN BORIS A ,  LECHENKO ANTON W

IPC: G06F12/08 ,  G06F12/0804 ,  G06F12/0811 ,  G06F12/0831 ,  G06F12/0842 ,  G06F12/0855 ,  G06F12/12

Abstract: Ein Prozessor enthält einen Ebene-2-Cache (L2-Cache), einen ersten und einen zweiten Cluster von Ausführungseinheiten und eine erste und eine zweite Daten-Cache-Einheit (DCU), die kommunikationstechnisch an die jeweiligen Cluster von Ausführungseinheiten und an den L2-Cache gekoppelt sind. Die DCUs enthalten jede einen Daten-Cache und eine Logik, um eine Speicheroperation von einer Ausführungseinheit zu empfangen, auf die Speicheroperation mit Informationen aus dem Daten-Cache zu antworten, wenn die Informationen in dem Daten-Cache verfügbar sind, und die Informationen aus dem L2-Cache abzurufen, wenn die Informationen in dem Daten-Cache nicht verfügbar sind. Der Prozessor enthält ferner eine Logik, um die Inhalte des Daten-Caches der ersten DCU in allen Taktzyklen des Betriebs des Prozessors als gleich den Inhalten des Daten-Caches der zweiten DCU aufrechtzuerhalten.

公开(公告)号：EP3234767A4

公开(公告)日：2018-07-18

申请号：EP15870563

申请日：2015-11-16

Applicant: INTEL CORP

Inventor： COLLINS JAMISON D ,  IYER JAYESH ,  WINKEL SEBASTIAN ,  XEKALAKIS POLYCHRONIS ,  CHEN HOWARD H ,  BRAUCH RUPERT

IPC: G06F9/30 ,  G06F9/38

CPC classification number: G06F9/30134 ,  G06F8/41 ,  G06F9/3004 ,  G06F9/30072 ,  G06F9/30087 ,  G06F9/3013 ,  G06F9/30145 ,  G06F9/384 ,  G06F9/3859 ,  G06F9/3863

Abstract: Embodiments of a method and apparatus for implementing and maintaining a stack of predicate values with stack synchronization instructions. In one embodiment the apparatus is an out of order hardware/software co-designed processor including instructions to explicitly manage the predicate register stack to maintain stack consistency across branches of executing that push a variable number of predicate values onto the predicate stack. In one embodiment the stack-based predicate register implementation enables early branch calculation and early branch misprediction recovery via early renaming of predicate registers.

公开(公告)号：EP2802994A4

公开(公告)日：2015-11-11

申请号：EP12864702

申请日：2012-12-28

Applicant: INTEL CORP

Inventor： IYER JAYESH ,  STANFORD EDWARD R ,  KRAIPAK WASEEM

IPC: G06F13/42 ,  G06F1/26

CPC classification number: G06F13/40 ,  G06F1/266 ,  G06F1/3287 ,  G06F13/4291 ,  G06F13/4295 ,  G06F2213/0052 ,  Y02B60/1282 ,  Y02D10/171

Abstract: In one embodiment a system comprises an integrated circuit, a plurality of voltage regulators; and a data bus coupled to the integrated circuit and the plurality of voltage regulators. In some embodiments the integrated circuit comprises logic to embed a timing signal on the data bus. Other embodiments may be described.