公开(公告)号：DE102020121814A1

公开(公告)日：2021-04-01

申请号：DE102020121814

申请日：2020-08-20

Applicant: INTEL CORP

Inventor： WOOP SVEN ,  SURTI PRASOONKUMAR ,  VAIDYANATHAN KARTHIK ,  BENTHIN CARSTEN ,  BARCZAK JOSHUA ,  MANDAL SAIKAT

IPC: G06T15/06 ,  G06T1/20

Abstract: Eine Vorrichtung und ein Verfahren zum Zusammenführen von Primitiven und zum Koordinieren zwischen Vertex- und Strahltransformationen auf einer gemeinsam genutzten Transformationseinheit. Beispielsweise umfasst eine Ausführungsform eines Grafikprozessors: eine Warteschlange, die mehrere Einträge umfasst; eine Ordnungsschaltungsanordnung/-logik zum Anordnen von Dreiecken von vorne nach hinten innerhalb der Warteschlange; eine Paarungsschaltungsanordnung/-logik zum Identifizieren von Dreiecken in der Warteschlange, die sich eine Kante teilen, und zum Zusammenführen der Dreiecke, die sich eine Kante teilen, um zusammengeführte Dreieckspaare zu erzeugen; und eine gemeinsam genutzte Transformationsschaltungsanordnung zum Wechseln zwischen dem Durchführen von Vertextransformationen an Vertices der zusammengeführten Dreieckspaare und dem Durchführen von Strahltransformationen an Strahlrichtungs-/Strahlursprungsdaten.

公开(公告)号：DE102020131852A1

公开(公告)日：2021-09-23

申请号：DE102020131852

申请日：2020-12-01

Applicant: INTEL CORP

Inventor： MANDAL SAIKAT ,  SURTI PRASOONKUMAR ,  WOOP SVEN

IPC: G06F7/02 ,  G06F15/80 ,  G06T1/20

Abstract: Vorrichtung und Verfahren zum Sortieren mit kurzer Latenz. Beispielsweise weist eine Ausführungsform eines Prozessors auf: eine Eingabeschaltung zum Empfangen eines Satzes von N Eingabewerten, die in einer Sortierreihenfolge sortiert werden sollen; Vergleichsschaltungen zum parallelen Vergleichen von jedem Eingabewert mit allen anderen Eingabewerten zum Erzeugen von mindestens N*(N-1)/2 Vergleichsergebniswerten; Matrixerzeugungsschaltungen und/oder -logik zum Erzeugen einer Ergebnismatrix mit einer Zeile, die mit jedem Eingabewert assoziiert ist, wobei mehrere Bits in jeder Zeile Vergleichsergebniswerte aufweisen, die Ergebnisse von Vergleichen mit anderen Eingabewerten anzeigen, wobei eine erste Region der Ergebnismatrix einen ersten Satz von Bits speichern soll, die die N*(N-1)/2 Vergleichsergebniswerte aufweisen, und eine zweite Region der Ergebnismatrix, gegenüber der ersten Region, einen zweiten Satz von Bits speichern soll, die eine Umkehrung der N*(N-1)/2 Vergleichsergebniswerte aufweisen; eine parallele Addiererschaltung zum Ausführen von parallelen Additionen der Bits in jeder Zeile zum Erzeugen von N eindeutigen Ergebniswerten; und Sortierschaltungen zum Indizieren in die N eindeutigen Ergebniswerte zum Rückführen der Sortierreihenfolge.

公开(公告)号：DE102020132557A1

公开(公告)日：2021-09-16

申请号：DE102020132557

申请日：2020-12-08

Applicant: INTEL CORP

Inventor： SURTI PRASOONKUMAR ,  APPU ABHISHEK R ,  VAIDYANATHAN KARTHIK ,  MANDAL SAIKAT ,  NORRIS MICHAEL

IPC: G06T1/60 ,  G06T15/06

Abstract: Vorrichtung und Verfahren für asynchrone Raytracing. Zum Beispiel weist eine Ausführungsform eines Prozessors auf: einen Begrenzungsvolumenhierarchie-(BVH) Generator zum Konstruieren einer BVH, aufweisend mehrere hierarchisch angeordnete Knoten, aufweisend einen Wurzelknoten, mehrere interne Knoten und mehrere Blattknoten, aufweisend Primitive, wobei jeder interne Knoten einen Kindknoten an entweder dem Wurzelknoten oder einem anderen internen Knoten aufweist und jeder Blattknoten einen Kindknoten an einem internen Knoten aufweist; eine erste Datenspeicherbank, die als eine erste Vielzahl von Einträgen anzuordnen ist; eine zweite Datenspeicherbank, die als eine zweite Vielzahl von Einträgen anzuordnen ist, wobei jeder Eintrag der ersten Vielzahl von Einträgen und der zweiten Vielzahl von Einträgen einen Strahl speichern soll, der die BVH durchqueren soll; eine Zuordnungsschaltung zum Verteilen eines eingehenden Strahls zu entweder der ersten Datenspeicherbank oder der zweiten Datenspeicherbank basierend auf einer relativen Anzahl von Strahlen, die derzeit in der ersten und zweiten Datenspeicherbank gespeichert sind; und Querungsschaltkreis zum Wechseln zwischen Auswahl eines nächsten Strahls aus der ersten Datenspeicherbank und der zweiten Datenspeicherbank, wobei der Querungsschaltkreis den nächsten Strahl durch die BVH queren lässt, indem er einen nächsten BVH-Knoten von einer Oberseite eines BVH-Knotenstapels liest und bestimmt, ob der nächste Strahl den nächsten BVH-Knoten kreuzt.

公开(公告)号：DE102020132871A1

公开(公告)日：2021-06-10

申请号：DE102020132871

申请日：2020-12-09

Applicant: INTEL CORP

Inventor： MANDAL SAIKAT ,  RANGANATHAN VASANTH

IPC: G06T1/20 ,  G06T15/40

Abstract: Hierin beschriebene Ausführungsformen stellen eine Technik zum Verbessern der Cullingeffizienz von grobem Tiefentesten bereit. Eine Ausführungsform sieht einen Grafikprozessor vor, der eine Tiefenpipeline enthält, die ausgelegt ist, ein Verfahren zum Nachverfolgen eines Verlaufs von Quellfragmenten durchzuführen, die im Vergleich zu einer Zielkachel getestet werden. Wenn eine Kombination von Teilfragmenten auf eine vollständige Abdeckung summiert, wird der konservativste ferne Quellentiefenwert anstatt des vorhergehenden fernen Zieltiefenwerts verwendet.