公开(公告)号：DE102020121814A1

公开(公告)日：2021-04-01

申请号：DE102020121814

申请日：2020-08-20

Applicant: INTEL CORP

Inventor： WOOP SVEN ,  SURTI PRASOONKUMAR ,  VAIDYANATHAN KARTHIK ,  BENTHIN CARSTEN ,  BARCZAK JOSHUA ,  MANDAL SAIKAT

IPC: G06T15/06 ,  G06T1/20

Abstract: Eine Vorrichtung und ein Verfahren zum Zusammenführen von Primitiven und zum Koordinieren zwischen Vertex- und Strahltransformationen auf einer gemeinsam genutzten Transformationseinheit. Beispielsweise umfasst eine Ausführungsform eines Grafikprozessors: eine Warteschlange, die mehrere Einträge umfasst; eine Ordnungsschaltungsanordnung/-logik zum Anordnen von Dreiecken von vorne nach hinten innerhalb der Warteschlange; eine Paarungsschaltungsanordnung/-logik zum Identifizieren von Dreiecken in der Warteschlange, die sich eine Kante teilen, und zum Zusammenführen der Dreiecke, die sich eine Kante teilen, um zusammengeführte Dreieckspaare zu erzeugen; und eine gemeinsam genutzte Transformationsschaltungsanordnung zum Wechseln zwischen dem Durchführen von Vertextransformationen an Vertices der zusammengeführten Dreieckspaare und dem Durchführen von Strahltransformationen an Strahlrichtungs-/Strahlursprungsdaten.

公开(公告)号：AU2020294199B2

公开(公告)日：2025-04-03

申请号：AU2020294199

申请日：2020-12-22

Applicant: INTEL CORP

Inventor： WOOP SVEN ,  VAIDYANATHAN KARTHIK ,  BENTHIN CARSTEN

IPC: G06T17/00

Abstract: Apparatus and method for box-box testing. For example, one embodiment of a processor comprises: a bounding volume hierarchy (BVH) generator to construct a BVH comprising a plurality of hierarchically arranged BVH nodes; traversal circuitry to traverse query boxes through the BVH, the traversal circuitry to read a BVH node from a top of a BVH node stack and to read a query box from a local storage or memory, the traversal circuitry further comprising: box-box testing circuitry and/or logic to compare maximum and minimum X, Y, and Z coordinates of the BVH node and the query box and to generate an overlap indication if overlap is detected for each of the X, Y, and Z dimensions; distance determination circuitry and/or logic to generate a distance value representing an extent of overlap between the BVH node and the query box; and sorting circuitry and/or logic to sort the BVH node within a set of one or more additional BVH nodes based on the distance value.

公开(公告)号：AU2020294199A1

公开(公告)日：2021-09-30

申请号：AU2020294199

申请日：2020-12-22

Applicant: INTEL CORP

Inventor： WOOP SVEN ,  VAIDYANATHAN KARTHIK ,  BENTHIN CARSTEN

IPC: G06T17/00

Abstract: Apparatus and method for box-box testing. For example, one embodiment of a processor comprises: a bounding volume hierarchy (BVH) generator to construct a BVH comprising a plurality of hierarchically arranged BVH nodes; traversal circuitry to traverse query boxes through the BVH, the traversal circuitry to read a BVH node from a top of a BVH node stack and to read a query box from a local storage or memory, the traversal circuitry further comprising: box-box testing circuitry and/or logic to compare maximum and minimum X, Y, and Z coordinates of the BVH node and the query box and to generate an overlap indication if overlap is detected for each of the X, Y, and Z dimensions; distance determination circuitry and/or logic to generate a distance value representing an extent of overlap between the BVH node and the query box; and sorting circuitry and/or logic to sort the BVH node within a set of one or more additional BVH nodes based on the distance value.

公开(公告)号：AU2020294195B2

公开(公告)日：2025-04-03

申请号：AU2020294195

申请日：2020-12-22

Applicant: INTEL CORP

Inventor： WOOP SVEN ,  VAIDYANATHAN KARTHIK ,  BENTHIN CARSTEN

IPC: G06T17/00

Abstract: Apparatus and method for lossy displaced mesh compression. For example, one embodiment of an apparatus comprises: displacement mapping circuitry/logic to generate an original displacement-mapped mesh by performing a displacement mapping of a plurality of vertices of a base subdivision mesh; and mesh compression circuitry/logic to compress the original displacement-mapped mesh, the mesh compression circuitry/logic comprising a quantizer to quantize the displacement mapping of the plurality of vertices in view of a base mesh to generate a displacement array.

公开(公告)号：DE102021118059A1

公开(公告)日：2022-03-10

申请号：DE102021118059

申请日：2021-07-13

Applicant: INTEL CORP

Inventor： WOOP SVEN ,  DOYLE MICHAEL J ,  KOTHANDARAMAN SREENIVAS ,  VAIDYANATHAN KARTHIK ,  APPU ABHISHEK R ,  BENTHIN CARSTEN ,  SURTI PRASOONKUMAR ,  GRUEN HOLGER ,  JUNKINS STEPHEN ,  LAKE ADAM ,  ALFIERI BRET G ,  LIKTOR GABOR ,  BARCZAK JOSHUA ,  LEE WON-JONG

IPC: G06T15/06

Abstract: Vorrichtung und Verfahren zur effizienten Grafikverarbeitung einschließlich Strahlverfolgung. Eine Ausführungsform eines Grafikprozessors umfasst zum Beispiel: Ausführungshardwarelogik zum Ausführen von Grafikbefehlen und Rendern von Bildern; eine Schnittstelle zum Koppeln von Funktionseinheiten der Ausführungshardwarelogik mit einer gekachelten Ressource; und einen gekachelten Ressourcenmanager zum Verwalten des Zugriffs der Funktionseinheiten auf die gekachelte Ressource, eine Funktionseinheit der Ausführungshardwarelogik, um eine Anforderung mit einer Hash-Kennung (ID) zu erzeugen, um Zugriff auf einen Teil der gekachelten Ressource anzufordern, wobei der Manager für gekachelte Ressourcen bestimmen soll, ob ein Teil der gekachelten Ressource existiert, der durch die Hash-Kennung identifiziert wird, und wenn nicht, einen neuen Teil der gekachelten Ressource zuzuweisen und den neuen Teil der Hash-Kennung zuzuordnen.

公开(公告)号：DE102021121187A1

公开(公告)日：2022-03-03

申请号：DE102021121187

申请日：2021-08-16

Applicant: INTEL CORP

Inventor： WOOP SVEN ,  DOYLE MICHAEL J ,  KOTHANDARAMAN SREENIVAS ,  VAIDYANATHAN KARTHIK ,  APPU ABHISHEK R ,  BENTHIN CARSTEN ,  SURTI PRASOONKUMAR ,  GRUEN HOLGER ,  JUNKINS STEPHEN ,  LAKE ADAM ,  ALFIERI BRET G ,  LIKTOR GABOR ,  BARCZAK JOSHUA ,  LEE WONG-JONG

IPC: G06T1/20 ,  G06T15/06

Abstract: Einrichtung und Verfahren zur effizienten Grafikverarbeitung mit Strahlverfolgung. Eine Ausführungsform eines Grafikprozessors umfasst zum Beispiel: Ausführungs-Hardwarelogik zum Ausführen von Grafikbefehlen und Rendern von Bildern; eine Schnittstelle zum Koppeln von Funktionseinheiten der Ausführungs-Hardwarelogik mit einer gekachelten Ressource; und einen Manager gekachelter Ressource zum Verwalten des Zugriffs der Funktionseinheiten auf die gekachelte Ressource, eine Funktionseinheit der Ausführungs-Hardware-Logik, um eine Anforderung mit einer Hash-Kennung (ID) zu erzeugen, um Zugriff auf einen Teil der gekachelten Ressource anzufordern, wobei der Manager gekachelter Ressourcen bestimmen soll, ob ein Teil der gekachelten Ressource, der von der Hash-Kennung identifiziert wird, existiert, und wenn nicht, einen neuen Teil der gekachelten Ressource zuzuordnen und den neuen Teil mit der Hash-Kennung zu assoziieren.

公开(公告)号：AU2020294195A1

公开(公告)日：2021-09-30

申请号：AU2020294195

申请日：2020-12-22

Applicant: INTEL CORP

Inventor： WOOP SVEN ,  VAIDYANATHAN KARTHIK ,  BENTHIN CARSTEN

IPC: G06T17/00

Abstract: Apparatus and method for lossy displaced mesh compression. For example, one embodiment of an apparatus comprises: displacement mapping circuitry/logic to generate an original displacement-mapped mesh by performing a displacement mapping of a plurality of vertices of a base subdivision mesh; and mesh compression circuitry/logic to compress the original displacement-mapped mesh, the mesh compression circuitry/logic comprising a quantizer to quantize the displacement mapping of the plurality of vertices in view of a base mesh to generate a displacement array.

公开(公告)号：DE102020131852A1

公开(公告)日：2021-09-23

申请号：DE102020131852

申请日：2020-12-01

Applicant: INTEL CORP

Inventor： MANDAL SAIKAT ,  SURTI PRASOONKUMAR ,  WOOP SVEN

IPC: G06F7/02 ,  G06F15/80 ,  G06T1/20

Abstract: Vorrichtung und Verfahren zum Sortieren mit kurzer Latenz. Beispielsweise weist eine Ausführungsform eines Prozessors auf: eine Eingabeschaltung zum Empfangen eines Satzes von N Eingabewerten, die in einer Sortierreihenfolge sortiert werden sollen; Vergleichsschaltungen zum parallelen Vergleichen von jedem Eingabewert mit allen anderen Eingabewerten zum Erzeugen von mindestens N*(N-1)/2 Vergleichsergebniswerten; Matrixerzeugungsschaltungen und/oder -logik zum Erzeugen einer Ergebnismatrix mit einer Zeile, die mit jedem Eingabewert assoziiert ist, wobei mehrere Bits in jeder Zeile Vergleichsergebniswerte aufweisen, die Ergebnisse von Vergleichen mit anderen Eingabewerten anzeigen, wobei eine erste Region der Ergebnismatrix einen ersten Satz von Bits speichern soll, die die N*(N-1)/2 Vergleichsergebniswerte aufweisen, und eine zweite Region der Ergebnismatrix, gegenüber der ersten Region, einen zweiten Satz von Bits speichern soll, die eine Umkehrung der N*(N-1)/2 Vergleichsergebniswerte aufweisen; eine parallele Addiererschaltung zum Ausführen von parallelen Additionen der Bits in jeder Zeile zum Erzeugen von N eindeutigen Ergebniswerten; und Sortierschaltungen zum Indizieren in die N eindeutigen Ergebniswerte zum Rückführen der Sortierreihenfolge.

公开(公告)号：DE102020134334A1

公开(公告)日：2021-07-01

申请号：DE102020134334

申请日：2020-12-21

Applicant: INTEL CORP

Inventor： SZERSZEN KAROL ,  SURTI PRASOONKUMAR ,  LIKTOR GABOR ,  VAIDYANATHAN KARTHIK ,  WOOP SVEN

IPC: G06T15/06

Abstract: Vorrichtung und Verfahren zum Gruppieren von Strahlen basierend auf quantisierten Strahlrichtungen. Eine Ausführungsform einer Vorrichtung umfasst zum Beispiel: Eine Vorrichtung umfasst: einen Strahlgenerator zum Generieren mehrerer Strahlen; Strahlrichtungsauswertungsschaltungsanordnung/Logik zum Generieren ungefährer Strahlrichtungsdaten für jeden der mehreren Strahlen; Strahlsortierschaltungsanordnung/Logik zum Sortieren der Strahlen in mehrere Strahlwarteschlangen, zumindest teilweise basierend auf den ungefähren Strahlrichtungsdaten.