公开(公告)号：DE112020000848T5

公开(公告)日：2021-11-18

申请号：DE112020000848

申请日：2020-02-11

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  ANANTARAMAN ARAVINDH ,  APPU ABHISHEK R ,  KOKER ALTUG ,  OULD-AHMED-VALL ELMOUSTAPHA ,  ANDREI VALENTIN ,  MAIYURAN SUBRAMANIAM ,  GALOPPO VON BORRIES NICOLAS ,  MACPHERSON MIKE ,  ASHBAUGH BEN ,  RAMADOSS MURALI ,  VEMULAPALLI VIKRANTH ,  SADLER WILLIAM ,  PEARCE JONATHAN ,  KIM SUNGYE ,  GEORGE VARGHESE

IPC: G06F9/50

Abstract: [00354] Verfahren und Einrichtung in Verbindung mit Skalarkernintegration in einem Grafikprozessor. In einem Beispiel umfasst eine Einrichtung einen Prozessor zum Empfangen eines Satzes von Arbeitslastanweisungen für eine Grafikarbeitslast von einem Hostkomplex, Bestimmen einer ersten Teilmenge von Operationen in dem Satz von Operationen, die zur Ausführung durch einen Skalarprozessorkomplex der Grafikverarbeitungsvorrichtung geeignet ist, und einer zweiten Teilmenge von Operationen in dem Satz von Operationen, die zur Ausführung durch einen Vektorprozessorkomplex der Grafikverarbeitungsvorrichtung geeignet ist, Zuweisen der ersten Teilmenge von Operationen an den Skalarprozessorkomplex zur Ausführung, um einen ersten Satz von Ausgaben zu erzeugen, Zuweisen der zweiten Teilmenge von Operationen an den Vektorprozessorkomplex zur Ausführung, um einen zweiten Satz von Ausgaben zu erzeugen. Andere Ausführungsformen werden auch offenbart und beansprucht.

公开(公告)号：DE102019119956A1

公开(公告)日：2020-04-02

申请号：DE102019119956

申请日：2019-07-24

Applicant: INTEL CORP

Inventor： PEARCE JONATHAN ,  SHEFFIELD DAVID ,  SRINIVASAN SRIKANTH ,  COOK JEFFREY ,  MARR DEBORAH ,  DAVARE ABHIJIT ,  AYUPOV ANDREY

IPC: G06F9/30

Abstract: Eine Vorrichtung und ein Verfahren zur datenparallelen Einzelprogramm-Mehrfachdaten(SPMD)-Ausführung. Eine Ausführungsform eines Prozessors umfasst zum Beispiel: Befehlsabrufverschaltung zum Abrufen von Befehlen eines oder mehrerer primärer Threads; einen Decoder zum Decodieren der Befehle zum Erzeugen von uops; einen datenparallelen Cluster (DPC) zum Ausführen von Mikrothreads, die eine Teilmenge der uops umfassen, wobei der DPC ferner umfasst: eine Vielzahl von Ausführungssignalleitungen zum Durchführen einer parallelen Ausführung der Mikrothreads; eine Befehlsdecodierwarteschleife (IDQ) zum Speichern der uops vor der Ausführung; und eine Planungseinheit zum Auswerten der Mikrothreads auf Grundlage von assoziierten Variablen, die Befehlszeiger(IP)-Werte enthalten, wobei die Planungseinheit Mikrothreads auf Grundlage der Auswertung in Fragmente zur parallelen Ausführung in den Ausführungssignalleitungen zusammenzufassen hat.

公开(公告)号：DE112020000854T5

公开(公告)日：2021-12-09

申请号：DE112020000854

申请日：2020-02-12

Applicant: INTEL CORP

Inventor： ASHBAUGH BEN ,  PEARCE JONATHAN ,  RAMADOSS MURALI ,  VEMULAPALLI VIKRANTH ,  SADLER WILLIAM B ,  KIM SUNGYE ,  PETRE MARIAN ALIN

IPC: G06F9/38

Abstract: Ausführungsformen sind im Allgemeinen auf die Ablaufsteuerung von Threadgruppen für die Grafikverarbeitung gerichtet. Eine Ausführungsform einer Vorrichtung umfasst eine Vielzahl von Prozessoren, einschließlich einer Vielzahl von Grafikprozessoren, um Daten zu verarbeiten; eine Erinnerung; und einen oder mehrere Caches zum Speichern von Daten für die Mehrzahl von Grafikprozessoren, wobei der eine oder die mehreren Prozessoren eine Mehrzahl von Gruppen von Threads zur Verarbeitung durch die Mehrzahl von Grafikprozessoren planen sollen, wobei die Planung der Mehrzahl von Gruppen von Threads umfasst: wobei die mehreren Prozessoren eine Vorspannung zum Scheduling der mehreren Gruppen von Threads gemäß einer Cache-Lokalität für den einen oder die mehreren Caches anwenden.

公开(公告)号：DE112020000902T5

公开(公告)日：2021-11-04

申请号：DE112020000902

申请日：2020-02-12

Applicant: INTEL CORP

Inventor： VEMULAPALLI VIKRANTH ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  MACPHERSON MIKE ,  ANANTARAMAN ARAVINDH ,  ASHBAUGH BEN ,  RAMADOSS MURALI ,  SADLER WILLIAM B ,  PEARCE JONATHAN ,  JANUS SCOTT ,  INSKO BRENT ,  RANGANATHAN VASANTH ,  SINHA KAMAL ,  HUNTER ARTHUR ,  SURTI PRASOONKUMAR ,  GALOPPO VON BORRIES NICOLAS ,  RAY JOYDEEP ,  APPU ABHISHEK R ,  OULD-AHMED-VALL ELMOUSTAPHA ,  KOKER ALTUG ,  KIM SUNGYE ,  MAIYURAN SUBRAMANIAM ,  ANDREI VALENTIN

IPC: G06F12/0862

Abstract: Ausführungsbeispiele sind im Allgemeinen auf das Vorabrufen von Daten für die Grafikdatenverarbeitung gerichtet. Eine Ausführungsform einer Vorrichtung umfasst einen oder mehrere Prozessoren, einschließlich einer oder mehrerer Grafikverarbeitungseinheiten (GPUs); und mehrere Caches zum Bereitstellen von Speicher für die eine oder mehreren GPUs, wobei die mehreren Caches mindestens einen L1-Cache und einen L3-Cache umfassen, wobei die Vorrichtung zum Bereitstellen eines intelligenten Vorabrufens von Daten durch einen Vorabrufer einer ersten GPU des einen oder mehr GPUs, einschließlich der Messung einer Trefferrate für den L1-Cache; beim Bestimmen, dass die Trefferrate für den L1-Cache gleich oder größer als ein Schwellenwert ist, Begrenzen eines Vorabrufens von Daten auf den Speicher im L3-Cache und beim Bestimmen, dass die Trefferrate für den L1-Cache kleiner als ein Schwellenwert ist, Ermöglichen des Vorabrufens von Daten in den L1-Cache.