公开(公告)号：BR112021016111A2

公开(公告)日：2021-11-09

申请号：BR112021016111

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： GARG ASHUTOSH ,  GURRAM CHANDRA ,  STARKEY DARIN ,  LUEH GUEI-YUAN ,  PARRA JORGE ,  MARWAHA SHUBRA ,  MAIYURAN SUBRAMANIAM ,  PAL SUPRATIM ,  GEORGE VARGHESE

IPC: G06F9/30

Abstract: dispositivo de computação, unidade de processamento paralelo, núcleo de unidade de processamento gráfico de propósito geral e multiprocessador gráfico. trata-se de processadores gráficos e unidades de processamento gráfico que têm instruções de acumulação de produto escalar para um formato de ponto flutuante híbrido. em uma modalidade, um multiprocessador gráfico compreende uma unidade de instrução para despachar instruções e um recurso de processamento acoplado à unidade de instrução. o recurso de processamento é configurado para receber uma instrução de acumulação de produto escalar da unidade de instrução e para processar a instrução de acumulação de produto escalar usando um formato de número bfloat16.

公开(公告)号：ES2996958T3

公开(公告)日：2025-02-13

申请号：ES21192702

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： MAIYURAN SUBRAMANIAM ,  MARWAHA SHUBRA ,  GARG ASHUTOSH ,  PAL SUPRATIM ,  PARRA JORGE ,  GURRAM CHANDRA ,  GEORGE VARGHESE ,  STARKEY DARIN ,  LUEH GUEI-YUAN

IPC: G06F9/38 ,  G06F9/30

Abstract: Se describen procesadores gráficos y unidades de procesamiento gráfico que tienen instrucciones de acumulación de producto de punto para un formato de punto flotante híbrido. En una realización, una unidad de procesamiento gráfico comprende: un multiprocesador de instrucción única, subproceso múltiple (SIMT). El multiprocesador SIMT comprende: una caché de instrucciones; una memoria compartida acoplada con la caché de instrucciones; y circuitos acoplados con la memoria compartida y la caché de instrucciones. Los circuitos incluyen: múltiples unidades de textura; un primer núcleo que incluye hardware para acelerar las operaciones de matriz; y un segundo núcleo. El segundo núcleo está configurado para: recibir una instrucción que tiene múltiples operandos en un formato de número bfloat16, BF16, en donde los múltiples operandos incluyen un primer operando de origen, un segundo operando de origen y un tercer operando de origen, y el formato de número BF16 es un formato de punto flotante de dieciséis bits que tiene un exponente de ocho bits; y procesar la instrucción, en donde procesar la instrucción incluye multiplicar el segundo operando de origen por el tercer operando de origen y agregar un primer operando de origen a un resultado de la multiplicación. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：PL3974968T3

公开(公告)日：2025-01-13

申请号：PL21192702

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： MAIYURAN SUBRAMANIAM ,  MARWAHA SHUBRA ,  GARG ASHUTOSH ,  PAL SUPRATIM ,  PARRA JORGE ,  GURRAM CHANDRA ,  GEORGE VARGHESE ,  STARKEY DARIN ,  LUEH GUEI-YUAN

IPC: G06F9/38 ,  G06F9/30

公开(公告)号：DE112020001258T5

公开(公告)日：2021-12-23

申请号：DE112020001258

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： MAIYURAN SUBRAMANIAM ,  MARWAHA SHUBRA ,  GARG ASHUTOSH ,  PAL SUPRATIM ,  PARRA JORGE ,  GURRAM CHANDRA ,  GEORGE VARGHESE ,  STARKEY DARIN ,  LUEH GUEI-YUAN

IPC: G06F7/38

Abstract: Grafikprozessoren und Grafikverarbeitungseinheiten mit Skalarproduktakkumulationsanweisungen für ein Hybrid-Gleitkommaformat werden offenbart. Bei einer Ausführungsform umfasst ein Grafikmultiprozessor, eine Anweisungseinheit zum Versenden von Anweisungen undeine Verarbeitungsressource, die mit der Anweisungseinheit gekoppelt ist. Die Verarbeitungsressource ist dafür ausgelegt, eine Skalarproduktakkumulationsanweisung von der Anweisungseinheit zu empfangen und die Skalarproduktakkumulationsanweisung unter Verwendung eines bfloat16(BF16)-Zahlenformats zu verarbeiten.

公开(公告)号：DE102020132088A1

公开(公告)日：2021-11-04

申请号：DE102020132088

申请日：2020-12-03

Applicant: INTEL CORP

Inventor： MAIYURAN SUBRAMANIAM ,  PARRA JORGE ,  PAL SUPRATIM ,  GURRAM CHANDRA

IPC: G06F9/38 ,  G06F15/80 ,  G06T1/20

Abstract: Es wird eine Vorrichtung zum Ermöglichen recheneffizienter kanalübergreifender Operationen in Parallelrechenmaschinen unter Verwendung systolischer Arrays offenbart. Die Vorrichtung umfasst mehrere Register und ein oder mehrere Verarbeitungselemente, die kommunikativ mit den mehreren Registern gekoppelt sind. Das eine oder die mehreren Verarbeitungselemente umfassen eine systolische Arrayschaltung zum Durchführen von kanalübergreifenden Operationen an Quelldaten, die von einem einzelnen Quellregister der mehreren Register empfangen werden, wobei die systolische Arrayschaltung modifiziert ist, Eingaben von dem einzelnen Quellregister zu empfangen und Elemente des einzelnen Quellregisters an mehrere Kanäle in der systolischen Arrayschaltung weiterzuleiten.