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    REDUZIERUNG VON REGISTERBANKKONFLIKTEN FÜR AUSFÜHRUNGSEINHEITEN EINES MULTITHREAD-PROZESSORS
    1.
    发明专利
    REDUZIERUNG VON REGISTERBANKKONFLIKTEN FÜR AUSFÜHRUNGSEINHEITEN EINES MULTITHREAD-PROZESSORS 未知

    公开(公告)号：DE102019117545A1

    公开(公告)日：2020-01-02

    申请号：DE102019117545

    申请日：2019-06-28

    Applicant: INTEL CORP

    Inventor： GURRAM CHANDRA ,  MAIYURAN SUBRAMANIAM ,  CHENG BUQI ,  GARG ASHUTOSH ,  LUEH GUEI-YUAN ,  CHEN WEI-YU

    IPC: G06F9/38

    Abstract: Die Ausführungsformen richten sich im Allgemeinen auf eine Reduzierung von Registerbankkonflikten für Ausführungseinheiten eines Multithread-Prozessors. Eine Ausführungsform einer Vorrichtung beinhaltet einen Prozessor, der eine oder mehrere Ausführungseinheiten (EUs) beinhaltet, wobei mindestens eine erste Ausführungseinheit (EU) mehrere Threads verarbeiten soll, wobei die erste EU eine Registerdatei beinhaltet, die mehrere Registerbanken beinhaltet, wobei jede Registerbank mehrere Register beinhaltet, sowie einen oder mehrere Lese-Multiplexer zum Lesen von Registern aus der Registerdatei, wobei der Versuch, mehr als ein Register aus einer einzelnen Registerbank der Registerdatei in einem gleichen Taktzyklus zu lesen, einen Registerbankkonflikt erzeugt. Die Register für jeden Thread für die erste EU sind derart über die Registerbanken innerhalb der Registerdatei hinweg verteilt, dass sich ein erstes Register für einen ersten Thread der mehreren Threads und ein folgendes zweites Register für den ersten Thread in unterschiedlichen Registerbanken innerhalb der Registerdatei befinden.

    RESSOURCENLASTAUSGLEICH BASIEREND AUF GEBRAUCHS- UND LEISTUNGSGRENZEN
    2.
    发明专利
    RESSOURCENLASTAUSGLEICH BASIEREND AUF GEBRAUCHS- UND LEISTUNGSGRENZEN 未知

    公开(公告)号：DE112018004431T5

    公开(公告)日：2020-05-20

    申请号：DE112018004431

    申请日：2018-09-27

    Applicant: INTEL CORP

    Inventor： JAHAGIRDAR SANJEEV ,  KOKER ALTUG ,  HAREL YOAV ,  BRAND KENNETH ,  GURRAM CHANDRA ,  FINLEY ERIC ,  BOROLE BHUSHAN ,  NAVA RODRIGUEZ CARLOS

    IPC: G06F9/50

    Abstract: Verfahren und Apparate bezüglich Techniken für Ressourcenlastausgleich basierend auf Verwendung und/oder Leistungsgrenzen sind beschrieben. In einer Ausführungsform löst eine Ressourcenlastausgleichslogik den Betrieb einer ersten Ressource eines Prozessors bei einer ersten Frequenz aus und eine zweite Ressource des Prozessors bei einer zweiten Frequenz aus. Der Speicher speichert mehrere Frequenzwerte. Die Ressourcenlastausgleichslogik wählt auch die erste Frequenz und die zweite Frequenz basierend auf den gespeicherten mehreren Frequenzwerten. Der Betrieb der ersten Ressource bei der ersten Frequenz und der zweiten Ressource bei der zweiten Frequenz wiederum veranlasst den Prozessor, unter einem Leistungsbudget zu laufen. Die Ressourcenlastausgleichslogik löst eine Änderung der ersten Frequenz und der zweiten Frequenz in Reaktion auf eine Feststellung aus, dass sich der Betrieb des Prozessors von dem Leistungsbudget unterscheidet. Andere Ausführungsformen werden ebenfalls offenbart und beansprucht.

    5.
    发明专利
    未知

    公开(公告)号：ES2996958T3

    公开(公告)日：2025-02-13

    申请号：ES21192702

    申请日：2020-03-14

    Applicant: INTEL CORP

    Inventor： MAIYURAN SUBRAMANIAM ,  MARWAHA SHUBRA ,  GARG ASHUTOSH ,  PAL SUPRATIM ,  PARRA JORGE ,  GURRAM CHANDRA ,  GEORGE VARGHESE ,  STARKEY DARIN ,  LUEH GUEI-YUAN

    IPC: G06F9/38 ,  G06F9/30

    Abstract: Se describen procesadores gráficos y unidades de procesamiento gráfico que tienen instrucciones de acumulación de producto de punto para un formato de punto flotante híbrido. En una realización, una unidad de procesamiento gráfico comprende: un multiprocesador de instrucción única, subproceso múltiple (SIMT). El multiprocesador SIMT comprende: una caché de instrucciones; una memoria compartida acoplada con la caché de instrucciones; y circuitos acoplados con la memoria compartida y la caché de instrucciones. Los circuitos incluyen: múltiples unidades de textura; un primer núcleo que incluye hardware para acelerar las operaciones de matriz; y un segundo núcleo. El segundo núcleo está configurado para: recibir una instrucción que tiene múltiples operandos en un formato de número bfloat16, BF16, en donde los múltiples operandos incluyen un primer operando de origen, un segundo operando de origen y un tercer operando de origen, y el formato de número BF16 es un formato de punto flotante de dieciséis bits que tiene un exponente de ocho bits; y procesar la instrucción, en donde procesar la instrucción incluye multiplicar el segundo operando de origen por el tercer operando de origen y agregar un primer operando de origen a un resultado de la multiplicación. (Traducción automática con Google Translate, sin valor legal)

    BERECHNUNG EFFIZIENTER KANALÜBERGREIFENDER OPERATIONEN IN PARALLELRECHENMASCHINEN MIT SYSTOLISCHEN ARRAYS
    8.
    发明专利
    BERECHNUNG EFFIZIENTER KANALÜBERGREIFENDER OPERATIONEN IN PARALLELRECHENMASCHINEN MIT SYSTOLISCHEN ARRAYS 未知

    公开(公告)号：DE102020132088A1

    公开(公告)日：2021-11-04

    申请号：DE102020132088

    申请日：2020-12-03

    Applicant: INTEL CORP

    Inventor： MAIYURAN SUBRAMANIAM ,  PARRA JORGE ,  PAL SUPRATIM ,  GURRAM CHANDRA

    IPC: G06F9/38 ,  G06F15/80 ,  G06T1/20

    Abstract: Es wird eine Vorrichtung zum Ermöglichen recheneffizienter kanalübergreifender Operationen in Parallelrechenmaschinen unter Verwendung systolischer Arrays offenbart. Die Vorrichtung umfasst mehrere Register und ein oder mehrere Verarbeitungselemente, die kommunikativ mit den mehreren Registern gekoppelt sind. Das eine oder die mehreren Verarbeitungselemente umfassen eine systolische Arrayschaltung zum Durchführen von kanalübergreifenden Operationen an Quelldaten, die von einem einzelnen Quellregister der mehreren Register empfangen werden, wobei die systolische Arrayschaltung modifiziert ist, Eingaben von dem einzelnen Quellregister zu empfangen und Elemente des einzelnen Quellregisters an mehrere Kanäle in der systolischen Arrayschaltung weiterzuleiten.

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