公开(公告)号：DE102020131642A1

公开(公告)日：2021-12-02

申请号：DE102020131642

申请日：2020-11-30

Applicant: INTEL CORP

Inventor： BLACKWELL JAMES MUNRO ,  BRISTOL ROBERT L ,  CHEN XUANXUAN ,  DOYLE LAUREN ELIZABETH ,  GSTREIN FLORIAN ,  HAN EUNGNAK ,  HOLYBEE BRANDON JAY ,  KRYSAK MARIE ,  MAHDI TAYSEER ,  SCHENKER RICHARD E ,  SINGH GURPREET ,  WALKER EMILY SUSAN

IPC: H01L23/522 ,  H01L21/768 ,  H01L23/528

Abstract: Hier werden Strukturen und Techniken offenbart, die eine gerichtete Selbstorganisation für die Herstellung mikroelektronischer Vorrichtungen verwenden. Eine mikroelektronische Struktur kann z. B. einen mit einem Muster versehenen Bereich, der eine erste leitfähige Leitung und eine zweite leitfähige Leitung enthält, wobei die zweite leitfähige Leitung der ersten leitfähigen Leitung benachbart ist; und einen ungeordneten Bereich mit einem ungeordneten lamellaren Muster, wobei der ungeordnete Bereich mit dem mit einem Muster versehenen Bereich koplanar ist, enthalten.

公开(公告)号：DE102020103710A1

公开(公告)日：2020-09-17

申请号：DE102020103710

申请日：2020-02-13

Applicant: INTEL CORP

Inventor： LILAK AARON D ,  MANNEBACH EHREN ,  PHAN ANH ,  SCHENKER RICHARD E ,  BOJARSKI STEPHANIE A ,  RACHMADY WILLY ,  MORROW PATRICK R ,  BIELEFELD JEFFERY D ,  DEWEY GILBERT ,  YOO HUI JAE

IPC: H01L23/535 ,  H01L29/78

Abstract: Rückseitenkontaktstrukturen beinhalten ätzselektive Materialien, um eine Rückseitenkontaktbildung zu erleichtern. Eine Integrierter-Schaltkreis-Struktur beinhaltet ein Vorderseitenkontaktgebiet, ein Vorrichtungsgebiet unterhalb des Vorderseitenkontaktgebiets und ein Rückseitenkontaktgebiet unterhalb des Vorrichtungsgebiets. Das Vorrichtungsgebiet beinhaltet einen Transistor. Das Rückseitenkontaktgebiet beinhaltet ein erstes dielektrisches Material unter einem Source- oder Drain-Gebiet des Transistors, ein zweites dielektrisches Material lateral angrenzend an das erste dielektrische Material und unter einer Gate-Struktur des Transistors. Ein nichtleitfähiger Abstandshalter befindet sich zwischen dem ersten und zweiten dielektrischen Material. Das erste und zweite dielektrische Material sind mit Bezug aufeinander und den Abstandshalter selektiv ätzbar. Das Rückseitenkontaktgebiet kann ein Zwischenverbindungsmerkmal beinhalten, das beispielsweise durch das erste dielektrische Material hindurchgeht und eine Unterseite des Source/Drain-Gebiets kontaktiert und/oder durch das zweite dielektrische Material hindurchgeht und die Gate-Struktur kontaktiert.

公开(公告)号：DE102019130925A1

公开(公告)日：2020-06-25

申请号：DE102019130925

申请日：2019-11-15

Applicant: INTEL CORP

Inventor： RESHOTKO MIRIAM R ,  SCHENKER RICHARD E ,  KABIR NAFEES

IPC: H01L23/522 ,  H01L21/768

Abstract: Ein Verfahren zum Fertigen eines integrierten Schaltkreises umfasst Bilden eines oder mehrerer leitfähiger Merkmale, die durch Säulen einer ersten Isolationsschicht gestützt werden, in einer ersten Metallschicht. Ein oder mehrere Vias werden in einer Via-Schicht gebildet, wobei sich der eine oder die mehreren Vias über und auf der ersten Metallschicht und in elektrischer Verbindung mit einem des einen oder der mehreren leitfähigen Merkmale befinden. Anschließend an eine Via-Bildung befinden sich Luftspalte zwischen angrenzenden des einen oder der mehreren leitfähigen Merkmale in der ersten Metallschicht, um das eine oder die mehreren leitfähigen Merkmale zu separieren. Eine zweite Isolationsschicht wird über dem einen oder den mehreren leitfähigen Merkmalen und über dem einen oder den mehreren Vias gebildet, so dass die zweite Isolationsschicht die erste Metallschicht und die Via-Schicht bedeckt, während sie eine Brücke über die Luftspalte erzeugt, wobei Oberseiten der Luftspalte im Wesentlichen komplanar mit Oberseiten des einen oder der mehreren leitfähigen Merkmale sind.

公开(公告)号：DE112016006659T5

公开(公告)日：2018-12-13

申请号：DE112016006659

申请日：2016-05-27

Applicant: INTEL CORP

Inventor： LIN KEVIN ,  BRISTOL ROBERT L ,  SCHENKER RICHARD E

IPC: H01L21/768 ,  H01L21/02

Abstract: Eine damaszierte Stopfen- und Zungenstrukturbildung mittels Photobuckets für auf Abstandhalter basierende Back-End-of-Line(BEOL)-Verbindungen wird beschrieben. In einem Beispiel enthält eine Back-End-of-Line(BEOL)-Metallisierungsschicht für eine Halbleiterstruktur eine Zwischenschichtdielektrikum(Inter-Layer Dielectric, ILD)-Schicht, die über einem Substrat angeordnet ist. In der ILD-Schicht sind entlang einer ersten Richtung mehrere Leiterbahnen angeordnet. In der ILD-Schicht ist eine leitfähige Zunge angeordnet. Die leitfähige Zunge verbindet zwei der mehreren Leiterbahnen entlang einer zweiten Richtung, die senkrecht zu der ersten Richtung ist.

公开(公告)号：DE112016007569T5

公开(公告)日：2019-11-28

申请号：DE112016007569

申请日：2016-12-30

Applicant: INTEL CORP

Inventor： CHANDHOK MANISH ,  SURI SATYARTH ,  JEZEWSKI CHRISTOPHER J ,  SCHENKER RICHARD E ,  TRONIC TRISTAN A

IPC: H01L21/768

Abstract: Bei einem Ausführungsbeispiel kann ein Graben in einer dielektrischen Oberfläche gebildet sein, und der Graben kann mit einem Liner ausgekleidet sein. Der Graben kann mit einem Metall gefüllt sein, und das Metall kann unter einer Öffnung des Grabens ausgespart sein. Der Liner kann in ein Dielektrikum umgewandelt werden, und eine Hartmaske kann in den Graben abgeschieden werden.

公开(公告)号：MY172101A

公开(公告)日：2019-11-14

申请号：MYPI2015704834

申请日：2013-08-21

Applicant: INTEL CORP

Inventor： SCHENKER RICHARD E ,  TAN ELLIOT N

Abstract: An apparatus including a circuit substrate (102); a first interconnect layer in a first plane on the substrate and a second interconnect layer in a different second plane on the substrate; and a hardmask layer (106) separating the first interconnect layer and the second interconnect layer, wherein the hardmask layer comprises alternating guide sections comprising different hard mask materials, and a via guide (126). A method including forming a dielectric layer (104) on an integrated circuit structure (102); forming a first interconnect layer having interconnect lines (114A-114C) in the dielectric layer; forming a hardmask layer (106) on a surface of the dielectric layer (104), the hardmask layer comprising alternating hardmask materials which form guide sections over the interconnect lines; forming a via guide (126) in one of the guide sections; and forming a second interconnect layer (130) over the hardmask guide layer which is electrically connected to one of the interconnect lines through the via guide.

公开(公告)号：DE112016007542T5

公开(公告)日：2019-09-12

申请号：DE112016007542

申请日：2016-12-23

Applicant: INTEL CORP

Inventor： SCHENKER RICHARD E ,  BRISTOL ROBERT L ,  GSTREIN FLORIAN ,  LIN KEVIN L ,  BLACKWELL JAMES M ,  KRYSAK MARIE ,  CHANDHOK MANISH ,  NYHUS PAUL A ,  WALLACE CHARLES H ,  WARD CURTIS W ,  SIVAKUMAR SWAMINATHAN ,  TAN ELLIOT N

IPC: H01L21/768 ,  H01L21/027

Abstract: Fortschrittliche Lithographietechniken einschließlich Abstands-Strukturierung und Strukturen unter 10nm, die daraus resultieren, werden beschrieben. Es werden selbstorganisierende Vorrichtungen und deren Herstellungsverfahren beschrieben.

公开(公告)号：EP3050080A4

公开(公告)日：2017-06-14

申请号：EP14847829

申请日：2014-09-25

Applicant: INTEL CORP

Inventor： CLARKE JAMES S ,  SCHMITZ ANTHONY C ,  SCHENKER RICHARD E

IPC: H01L21/768 ,  H01L23/532

CPC classification number: H01L23/481 ,  H01L21/76816 ,  H01L21/76834 ,  H01L21/76838 ,  H01L21/76879 ,  H01L21/76883 ,  H01L21/76897 ,  H01L23/53228 ,  H01L23/53242 ,  H01L23/53257 ,  H01L2924/0002 ,  H01L2924/00

Abstract: An integrated circuit and a method of forming an integrated circuit including a first dielectric layer including a surface, a plurality of first trenches defined in the dielectric layer surface, and a plurality of first wires, wherein each of the first wires are formed in each of the first trenches. The integrated circuit also includes a plurality of second trenches defined in the dielectric layer surface, and a plurality of second wires, wherein each of the second wires are formed in each of the second trenches. Further, the first wires comprise a first material having a first bulk resistivity and the second wires comprise a second material having a second bulk resistivity, wherein the first bulk resistivity and the second bulk resistivity are different.

Abstract translation: 集成电路和形成集成电路，其包括第一电介质层包括表面，在电介质层表面限定的第一沟槽的多个，并且第一线的多个，worin每个第一导线中的方法形成在每个的 第一沟槽。 因此，该集成电路包括在介电层表面限定的第二沟槽多个，并且第二导线复数，worin每个第二导线形成在每个所述第二沟槽。 此外，第一导线包括具有第一体电阻率的第一材料和所述第二导线包括具有第二材料的第二体电阻率，worin第一体电阻率和所述第二体电阻率是不同的。

公开(公告)号：EP3036757A4

公开(公告)日：2017-03-29

申请号：EP13892007

申请日：2013-08-21

Applicant: INTEL CORP

Inventor： SCHENKER RICHARD E ,  TAN ELLIOT N

IPC: H01L21/033 ,  H01L21/768

CPC classification number: H01L23/5226 ,  H01L21/02115 ,  H01L21/02164 ,  H01L21/02167 ,  H01L21/0217 ,  H01L21/02178 ,  H01L21/02181 ,  H01L21/02186 ,  H01L21/0332 ,  H01L21/0337 ,  H01L21/31144 ,  H01L21/76804 ,  H01L21/76808 ,  H01L21/76816 ,  H01L21/76877 ,  H01L21/76897 ,  H01L23/528 ,  H01L2924/0002 ,  H01L2924/00

Abstract: An apparatus including a circuit substrate; a first interconnect layer in a first plane on the substrate and a second interconnect layer in a different second plane on the substrate; and a hardmask layer separating the first interconnect layer and the second interconnect layer, wherein the hardmask layer comprises alternating guide sections comprising different hard mask materials, and a via guide. A method including forming a dielectric layer on an integrated circuit structure; forming a first interconnect layer having interconnect lines in the dielectric layer; forming a hardmask layer on a surface of the dielectric layer, the hardmask layer comprising alternating hardmask materials which form guide sections over the interconnect lines; forming a via guide in one of the guide sections; and forming a second interconnect layer over the hardmask guide layer which is electrically connected to one of the interconnect lines through the via guide.

Abstract translation: 包括电路基板的设备; 在基片上，并在上在第一基板不同的第二平面中的第二互连层的第一互连层的平面; 和硬掩模层分离所述第一互连层和所述第二互连层，所述硬掩模层worin包括交替的引导部，其包括不同的硬掩模材料，通过引导件的。 一种方法，包括：形成在上集成电路结构的电介质层; 形成具有介电层中的互连线的第一互连层; 形成电介质层的表面上的硬掩模层，该硬掩模层包括交替的硬掩模材料形成的引导部在所述互连线; 形成经由指南中的引导部中的一个的; 以及形成在硬掩模层的所有导，其通过导通所述电连接到所述互连线之一的第二互连层。

公开(公告)号：EP3050087A4

公开(公告)日：2017-07-26

申请号：EP13894766

申请日：2013-09-27

Applicant: INTEL CORP

Inventor： BRISTOL ROBERT L ,  GSTREIN FLORIAN ,  SCHENKER RICHARD E ,  NYHUS PAUL A ,  WALLACE CHARLES H ,  YOO HUI JAE

IPC: H01L21/768

CPC classification number: H01L21/76897 ,  H01L21/31144 ,  H01L21/76808 ,  H01L21/76811 ,  H01L21/76816 ,  H01L21/76825 ,  H01L23/5226 ,  H01L23/528 ,  H01L2924/0002 ,  H01L2924/00

Abstract: Subtractive self-aligned via and plug patterning for back end of line (BEOL) interconnects is described. In an example, an interconnect structure for an integrated circuit includes a first layer of the interconnect structure disposed above a substrate. The first layer includes a first grating of alternating metal lines and dielectric lines in a first direction. The dielectric lines have an uppermost surface higher than an uppermost surface of the metal lines. The interconnect structure further includes a second layer of the interconnect structure disposed above the first layer of the interconnect structure. The second layer includes a second grating of alternating metal lines and dielectric lines in a second direction, perpendicular to the first direction. The dielectric lines have a lowermost surface lower than a lowermost surface of the metal lines. The dielectric lines of the second grating overlap and contact, but are distinct from, the dielectric lines of the first grating. The metal lines of the first grating are spaced apart from the metal lines of the second grating.

Abstract translation: 描述了用于后端线路（BEOL）互连的减法自对准通孔和插塞图案化。 在一个示例中，用于集成电路的互连结构包括设置在衬底上方的互连结构的第一层。 第一层包括在第一方向上交替的金属线和电介质线的第一光栅。 介质线具有比金属线的最上表面高的最高表面。 互连结构还包括设置在互连结构的第一层上方的互连结构的第二层。 第二层包括在垂直于第一方向的第二方向上交替的金属线和电介质线的第二光栅。 介质线的最下表面低于金属线的最下表面。 第二光栅的介质线重叠并接触，但与第一光栅的介质线不同。 第一格栅的金属线与第二格栅的金属线间隔开。