公开(公告)号：DE102020132385A1

公开(公告)日：2021-09-30

申请号：DE102020132385

申请日：2020-12-07

Applicant: INTEL CORP

Inventor： MALLIK DEBENDRA ,  CHANG JE-YOUNG ,  VISWANATH RAM ,  BOZORG-GRAYELI ELAH ,  AL MOHAMMAD AHMAD

IPC: H01L23/367 ,  G06F1/20 ,  H01L23/42 ,  H01L25/065 ,  H01L25/18

Abstract: Es können thermische Wärmespreizer und/oder ein IC-Die mit lötbaren thermischen Strukturen mit thermischen Lotanordnungszwischenverbindungen aneinander montiert werden. Ein thermischer Wärmespreizer kann ein nicht metallisches Material und eine oder mehrere metallisierte Oberflächen zum Bonden an eine als ein thermisches Schnittstellenmaterial zwischen dem Wärmespreizer und einem IC-Die verwendete Lötlegierung aufweisen. Ein IC-Die kann eine metallisierte Rückseitenfläche aufweisen, die ähnlich zum Bonden an eine eine Lötlegierung umfassende thermische Zwischenverbindung geeignet ist. Eine Metallisierung auf dem IC-Die und/oder Wärmespreizer kann mehrere lötbare Strukturen umfassen. Ein Mehrchipgehäuse kann mehrere IC-Dies mit verschiedenen Die-Dicken aufweisen, denen durch eine Änderung der z-Höhen-Dicke der thermischen Zwischenverbindungen und/oder der lötbaren Strukturen des IC-Dies oder Wärmespreizers Rechnung getragen wird.

公开(公告)号：AT372043T

公开(公告)日：2007-09-15

申请号：AT03716189

申请日：2003-02-25

Applicant: INTEL CORP

Inventor： XIE HONG ,  VISWANATH RAM ,  PATEL PRIYAVADAN

IPC: H05K7/10 ,  H01L23/50 ,  H05K1/02

Abstract: A laminated socket contact is described for reducing inductance in power connections to an integrated circuit package. The contact consists of a conductive power panel, a conductive ground panel, a thin non-conductive layer interposed between the power panel and ground panel layer, and at least one conductive finger extending from each of the power panel and ground panel. Various embodiments of this socket contact may be used with power bar connectors, side terminal connectors or pin connectors.

公开(公告)号：AU2003219905A1

公开(公告)日：2003-09-09

申请号：AU2003219905

申请日：2003-02-25

Applicant: INTEL CORP

Inventor： XIE HONG ,  VISWANATH RAM ,  PATEL PRIYAVADAN

IPC: H05K1/02 ,  H05K7/10

Abstract: A laminated socket contact is described for reducing inductance in power connections to an integrated circuit package. The contact consists of a conductive power panel, a conductive ground panel, a thin non-conductive layer interposed between the power panel and ground panel layer, and at least one conductive finger extending from each of the power panel and ground panel. Various embodiments of this socket contact may be used with power bar connectors, side terminal connectors or pin connectors.

公开(公告)号：DE60315954D1

公开(公告)日：2007-10-11

申请号：DE60315954

申请日：2003-02-25

Applicant: INTEL CORP

Inventor： XIE HONG ,  VISWANATH RAM ,  PATEL PRIYAVADAN

IPC: H05K7/10 ,  H01L23/50 ,  H05K1/02

Abstract: A laminated socket contact is described for reducing inductance in power connections to an integrated circuit package. The contact consists of a conductive power panel, a conductive ground panel, a thin non-conductive layer interposed between the power panel and ground panel layer, and at least one conductive finger extending from each of the power panel and ground panel. Various embodiments of this socket contact may be used with power bar connectors, side terminal connectors or pin connectors.

公开(公告)号：AU2003219905A8

公开(公告)日：2003-09-09

申请号：AU2003219905

申请日：2003-02-25

Applicant: INTEL CORP

Inventor： VISWANATH RAM ,  XIE HONG ,  PATEL PRIYAVADAN

IPC: H05K1/02 ,  H05K7/10 ,  H01L23/50

Abstract: A laminated socket contact is described for reducing inductance in power connections to an integrated circuit package. The contact consists of a conductive power panel, a conductive ground panel, a thin non-conductive layer interposed between the power panel and ground panel layer, and at least one conductive finger extending from each of the power panel and ground panel. Various embodiments of this socket contact may be used with power bar connectors, side terminal connectors or pin connectors.

公开(公告)号：DE102020133565A1

公开(公告)日：2021-09-30

申请号：DE102020133565

申请日：2020-12-15

Applicant: INTEL CORP

Inventor： MALLIK DEBENDRA ,  VISWANATH RAM ,  BOZORG-GRAYELI ELAH ,  CHANG JE-YOUNG ,  AL MOHAMMAD AHMAD

IPC: H01L23/36 ,  G06F1/20 ,  H01L23/498 ,  H01L23/50 ,  H01L25/065

Abstract: Es können thermische Wärmespreizer und/oder ein IC-Die mit lötbaren thermischen Strukturen mit thermischen Lotanordnungszwischenverbindungen aneinander montiert werden. Ein thermischer Wärmespreizer kann ein nicht metallisches Material und eine oder mehrere metallisierte Oberflächen, geeignet zum Bonden an eine als ein thermisches Schnittstellenmaterial zwischen dem Wärmespreizer und einem IC-Die verwendete Lötlegierung, aufweisen. Ein IC-Die kann eine metallisierte Rückseitenfläche aufweisen, die ähnlich zum Bonden an eine eine Lötlegierung umfassende thermische Zwischenverbindung geeignet ist. Eine Metallisierung auf dem IC-Die und/oder Wärmespreizer kann mehrere lötbare Strukturen umfassen. Ein Mehrchipgehäuse kann mehrere IC-Dies mit verschiedenen Die-Dicken aufweisen, denen durch eine Änderung der z-Höhen-Dicke der thermischen Zwischenverbindungen und/oder der lötbaren Strukturen des IC-Dies oder Wärmespreizers Rechnung getragen wird.

公开(公告)号：DE60315954T2

公开(公告)日：2007-12-20

申请号：DE60315954

申请日：2003-02-25

Applicant: INTEL CORP

Inventor： XIE HONG ,  VISWANATH RAM ,  PATEL PRIYAVADAN

IPC: H05K7/10 ,  H01L23/50 ,  H05K1/02

Abstract: A laminated socket contact is described for reducing inductance in power connections to an integrated circuit package. The contact consists of a conductive power panel, a conductive ground panel, a thin non-conductive layer interposed between the power panel and ground panel layer, and at least one conductive finger extending from each of the power panel and ground panel. Various embodiments of this socket contact may be used with power bar connectors, side terminal connectors or pin connectors.

公开(公告)号：DE102020132231A1

公开(公告)日：2021-09-30

申请号：DE102020132231

申请日：2020-12-03

Applicant: INTEL CORP

Inventor： GANESAN SANKA ,  VISWANATH RAM ,  BRUN XAVIER FRANCOIS ,  IBRAHIM TAREK A ,  GAMBA JASON M ,  DUBEY MANISH ,  MAY ROBERT ALAN

IPC: H01L23/538 ,  H01L23/28 ,  H01L25/065

Abstract: Mikroelektronische Anordnungen und verwandte Vorrichtungen und Verfahren sind hierin offenbart. Bei einigen Ausführungsformen kann ein mikroelektronisches Bauteil zum Beispiel ein Substrat beinhalten, das eine erste Fläche und eine entgegengesetzte zweite Fläche aufweist, wobei das Substrat ein Through-Substrat-Via (TSV) beinhaltet; einen ersten Moldmaterialbereich an der ersten Fläche, wobei der erste Moldmaterialbereich ein erstes Through-Mold-Via (TMV), das leitend mit dem TSV gekoppelt ist, beinhaltet; und einen zweiten Moldmaterialbereich an der zweiten Fläche, wobei der zweite Moldmaterialbereich ein zweites TMV, das leitend mit dem TSV gekoppelt ist, beinhaltet.

公开(公告)号：DE102018203953A1

公开(公告)日：2018-09-20

申请号：DE102018203953

申请日：2018-03-15

Applicant: INTEL CORP

Inventor： SWAMINATHAN RAJASEKARAN ,  VISWANATH RAM

IPC: H05K1/18

Abstract: Ausführungsformen der vorliegenden Offenbarung stellen Techniken für eine Leiterplatte (PCB) mit einer Ausnehmung zum Unterbringen diskreter Komponenten einer an der PCB anbringbaren Zusammenstellung bereit, gemäß manchen Ausführungsformen. Bei einer Ausführungsform kann eine PCB eine in mindestens einem Teil der PCB angeordnete Ausnehmung beinhalten, um mindestens einen Teil einer Zusammenstellung aufzunehmen. Die Zusammenstellung kann über mehrere Verbinder an der PCB anbringbar sein. Die Verbinder können an einer Seite der Zusammenstellung angeordnet sein, die der PCB zugewandt ist. Der Teil der Zusammenstellung kann eine oder mehrere an der Seite der PCB, die der PCB zugewandt ist, angeordnete diskrete Komponenten beinhalten. Die Ausnehmung kann eine Tiefe zum Unterbringen dieser diskreten Komponenten, die eine Höhe aufweisen, die größer als eine Höhe der Verbinder ist, aufweisen. Andere Ausführungsformen können beschrieben und/oder beansprucht werden.

公开(公告)号：GB2530152A

公开(公告)日：2016-03-16

申请号：GB201512070

申请日：2015-07-10

Applicant: INTEL CORP

Inventor： SWAMINATHAN RAJASEKARAN ,  AGRAHARAM SAIRAM ,  ALUR AMRUTHAVALLI PALLAVI ,  VISWANATH RAM ,  JEN WEI-LUN KANE

IPC: H01L21/768 ,  H01L23/48 ,  H01L23/498

Abstract: Electronic package 100 that includes an electrically conductive pad 112, a package insulator layer including a non-conductive material, the package insulator layer 102 being planar, and a via 106; the via is formed within the package insulator layer and electrically coupled to the electrically conductive pad; the via includes a conductor extending vertically through at least part of the package insulator layer and having a first end proximate the electrically conductive pad and a second end opposite the first end and a finish layer 110 secured to the second end of the conductor, the finish layer including a gold compound. The first via may comprise a second via where the first and second vias may be made of different conductive materials. The pad may be coupled to a silicon bridge which may also comprise ceramic or organic interposers.