中科微点-全球专利检索

  1. Login
  2. Sign Up

Search Results

62 records (took 0.019 seconds)

    MULTIPLE SOCKET CONCEPT
    2.
    发明申请
    MULTIPLE SOCKET CONCEPT 审中-公开
    多点插座概念

    公开(公告)号：WO2013006496A3

    公开(公告)日：2013-04-18

    申请号：PCT/US2012045121

    申请日：2012-06-29

    Applicant: INTEL CORP ,  MALLIK DEBENDRA ,  SATHE AJIT V

    Inventor： MALLIK DEBENDRA ,  SATHE AJIT V

    IPC: H01R33/76 ,  H01L23/32

    CPC classification number: H01R43/26 ,  H01R12/714 ,  Y10T29/49208

    Abstract: Electronic assemblies and their manufacture are described. One assembly includes a land grid array package including a plurality of land contacts. The assembly also includes a first socket adapted to engage a first group of the plurality of land contacts, and a second socket adapted to engage a second group of the plurality of land contacts. The first socket and the second socket are each coupled to a board. The first socket and the second socket are separate structures on the board. Other embodiments are described and claimed.

    Abstract translation: 描述了电子组件及其制造。 一个组件包括包括多个接地触点的焊盘阵列封装。 组件还包括适于接合多个接地触头的第一组的第一插座和适于接合多个接地触头的第二组的第二插座。 第一插座和第二插座各自耦合到板。 第一个插座和第二个插座是板上的独立结构。 描述和要求保护其他实施例。

    INTEGRATED CIRCUIT PACKAGE WITH A CAPACITOR
    3.
    发明申请
    INTEGRATED CIRCUIT PACKAGE WITH A CAPACITOR 审中-公开
    集成电路与电容器的封装

    公开(公告)号：WO02078054A3

    公开(公告)日：2003-09-18

    申请号：PCT/US0204144

    申请日：2002-02-11

    Applicant: INTEL CORP ,  FIGUEROA DAVID G ,  MALLIK DEBENDRA ,  RODRIGUEZ JORGE P

    Inventor： FIGUEROA DAVID G ,  MALLIK DEBENDRA ,  RODRIGUEZ JORGE P

    IPC: H01L23/12 ,  H01L21/822 ,  H01L23/498 ,  H01L23/64 ,  H01L27/04 ,  H05K1/18

    CPC classification number: H01L23/49822 ,  H01L23/642 ,  H01L2224/16 ,  H01L2224/16235 ,  H01L2924/00014 ,  H01L2924/15311 ,  H01L2924/3011 ,  H01L2224/0401

    Abstract: An apparatus includes a package (32)having a first surface (38)and a conductive contact (34)exposed at the first surface. A capacitor (10)is inside the package (32). The capacitor (10)has a first conductive contact (12)exposed at a first surface (24)of the capacitor. The first conductive contact has a first portion (15)spanning a width of the first surface of the capacitor. The first surface of the capacitor is substantially parallel to the first surface of the package. A conductive path connects the first portion (15)of the first conductive contact (12)of the capacitor to the first conductive contact (34)proximate the first surface of the package.

    Abstract translation: 一种装置包括具有在第一表面处暴露的第一表面（38）和导电接触（34）的封装（32）。 电容器（10）在封装（32）内。 电容器（10）具有在电容器的第一表面（24）处露出的第一导电接触（12）。 第一导电接触件具有横跨电容器的第一表面的宽度的第一部分（15）。 电容器的第一表面基本上平行于封装的第一表面。 导电路径将电容器的第一导电触头（12）的第一部分（15）连接到靠近封装的第一表面的第一导电触头（34）。

    DETACHABLE ON PACKAGE VOLTAGE REGULATION MODULE
    5.
    发明申请
    DETACHABLE ON PACKAGE VOLTAGE REGULATION MODULE 审中-公开
    封装电压调节模块可拆卸

    公开(公告)号：WO2005048323A2

    公开(公告)日：2005-05-26

    申请号：PCT/US2004035997

    申请日：2004-10-28

    Applicant: INTEL CORP ,  MALLIK DEBENDRA ,  PATEL PRIYAVADAN

    Inventor： MALLIK DEBENDRA ,  PATEL PRIYAVADAN

    IPC: G06F1/26 ,  H01L23/12 ,  H01L23/36 ,  H01L23/367 ,  H05K1/02 ,  H05K1/18 ,  H01L21/00

    CPC classification number: H05K1/0262 ,  H01L23/36 ,  H01L2224/16225 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2224/73253 ,  H01L2924/16152 ,  H05K2201/10325 ,  H05K2201/1053 ,  H05K2201/10689 ,  H01L2924/00

    Abstract: An integrated circuit (IC) package that includes an on-package voltage regulation module (VRM). An IC die is flip­bounded to a substrate having a plurality of connections to couple to a socket or to be mounted directly to a circuit board. An integrated heat spreader (IHS) is thermally coupled to the IC die and coupled (both electrically and mechanically) to the substrate. A VRM is coupled to the IHS. The IHS, which serves as an interconnect member, includes interconnect provisions for electrically coupling the VRM to the substrate. In one embodiment, the body of the IHS serves as a ground plane, while a separate interconnect layer includes electrical traces for routing electrical signals between the VRIVI and substrate. The VRM may comprise a detachable package that is coupled to the IHS via one of several means including fasteners, edge connectors and a parallel coupler.

    Abstract translation: 集成电路（IC）封装，包括一个封装内电压调节模块（VRM）。 IC芯片被翻转到具有多个连接的基板，以耦合到插座或直接安装到电路板。 集成散热器（IHS）热耦合到IC管芯并与电路和电连接（基本上都是机械的）。 VRM耦合到IHS。 用作互连构件的IHS包括用于将VRM电耦合到衬底的互连设备。 在一个实施例中，IHS的主体用作接地平面，而单独的互连层包括用于在VRIVI和衬底之间路由电信号的电迹线。 VRM可以包括通过包括紧固件，边缘连接器和并联耦合器的多种装置之一联接到IHS的可拆卸包装。

    SUBSTRATLOSE, DOPPELSEITIGE, EINGEBETTETE MULTI-DIE-VERBINDUNGSBRÜCKE
    8.
    发明专利
    SUBSTRATLOSE, DOPPELSEITIGE, EINGEBETTETE MULTI-DIE-VERBINDUNGSBRÜCKE 未知

    公开(公告)号：DE102020112887A1

    公开(公告)日：2020-12-17

    申请号：DE102020112887

    申请日：2020-05-12

    Applicant: INTEL CORP

    Inventor： XIE BIANCUN ,  XIE JIANYONG ,  SHARAN SUJIT ,  MALLIK DEBENDRA ,  SANKMAN ROBERT L

    IPC: H01L25/065 ,  H01L23/498 ,  H01L23/538

    Abstract: Mikroelektronische Anordnungen, damit verbundene Vorrichtungen und Verfahren sind hierin offenbart. Bei einigen Ausführungsbeispielen, eine mikroelektronische Anordnung, umfassend ein Substrat mit einer leitfähigen Ebene; und eine Brücke mit ersten Kontakten an einer ersten Oberfläche und zweiten Kontakten an einer gegenüberliegenden zweiten Oberfläche, wobei die Brücke in das Substrat eingebettet ist und mit der leitfähigen Ebene in dem Substrat über die ersten Kontakte gekoppelt ist, wobei die Brücke mit einem ersten Die und einem zweiten Die über die zweiten Kontakte gekoppelt ist und wobei die Brücke kein Siliziumsubstrat umfasst.

    EIN HALBLEITERGEHÄUSE, UMFASSEND EINEN AKTIVEN DIE AUF WAFEREBENE UND EINE EXTERNE DIE-BEFESTIGUNG
    9.
    发明专利
    EIN HALBLEITERGEHÄUSE, UMFASSEND EINEN AKTIVEN DIE AUF WAFEREBENE UND EINE EXTERNE DIE-BEFESTIGUNG 未知

    公开(公告)号：DE112016007576T5

    公开(公告)日：2019-09-19

    申请号：DE112016007576

    申请日：2016-12-29

    Applicant: INTEL CORP

    Inventor： MEHTA VIPUL VIJAY ,  LI ERIC JIN ,  GANESAN SANKA ,  MALLIK DEBENDRA ,  SANKMAN ROBERT LEON

    IPC: H01L23/31 ,  H01L21/768 ,  H01L23/00 ,  H01L23/48 ,  H01L23/525

    Abstract: Halbleitergehäuse und -Gehäuseanordnungen, die aktive Dies und externe Die-Befestigungen auf einem Siliziumwafer aufweisen, und Verfahren zur Fertigung solcher Halbleitergehäuse und -Gehäuseanordnungen sind beschrieben. Bei einem Beispiel umfasst eine Halbleitergehäuseanordnung ein Halbleitergehäuse, das einen aktiven Die aufweist, der durch einen ersten Löthöcker an einem Siliziumwafer angebracht ist. Ein zweiter Löthöcker ist auf dem Siliziumwafer lateral auswärts von dem aktiven Die, um eine Befestigung für einen externen Die bereitzustellen. Eine Epoxidschicht kann den aktiven Die umgeben und den Siliziumwafer abdecken. Ein Loch kann sich durch die Epoxidschicht über dem zweiten Löthöcker erstrecken, um den zweiten Löthöcker durch das Loch freizulegen. Dementsprechend kann ein externer Speicher-Die direkt mit dem zweiten Löthöcker auf dem Siliziumwafer durch das Loch verbunden sein.

    Package-Substrat für integrierte Schaltungen
    10.
    发明专利
    Package-Substrat für integrierte Schaltungen 未知

    公开(公告)号：DE112014006418T5

    公开(公告)日：2016-12-15

    申请号：DE112014006418

    申请日：2014-04-25

    Applicant: INTEL CORP

    Inventor： MANUSHAROW MATHEW J ,  WOOD DUSTIN P ,  MALLIK DEBENDRA

    IPC: H01L25/065 ,  H01L23/12

    Abstract: Ausführungsformen der vorliegenden Offenbarung sind auf Techniken und Konfigurationen für das Design und den Zusammenbau eines Die gerichtet, welcher fähig ist, auf eine Anzahl von unterschiedlichen Package-Konfigurationen angepasst zu werden. In einer Ausführungsform kann ein IC(Integrated Circuit, integrierte Schaltung)-Die ein Halbleitersubstrat umfassen. Der Die kann auch ein elektrisch isolierendes Material, welches auf dem Halbleitersubstrat angeordnet ist, eine Mehrzahl von elektrischen Leitungsmerkmalen, welche im elektrisch isolierenden Material angeordnet sind, um elektrische Signale durch das elektrisch isolierende Material zu leiten; und eine Mehrzahl von Metallmerkmalen, welche in einer Oberfläche des elektrisch isolierenden Materials angeordnet sind, umfassen. In Ausführungsformen können die Mehrzahl von Metallmerkmalen elektrisch mit der Mehrzahl von elektrischen Leitungsmerkmalen gekoppelt sein. Zusätzlich können die Mehrzahl von Metallmerkmalen eine Eingabe/Ausgabe(E/A)-Dichte aufweisen, welche entworfen ist, um dem Die zu ermöglichen, mit einer Mehrzahl von unterschiedlichen Package-Konfigurationen integriert zu werden. Weitere Ausführungsformen können beschrieben und/oder beansprucht werden.

Patent Agency Ranking