公开(公告)号：WO2011089178A3

公开(公告)日：2011-09-29

申请号：PCT/EP2011050739

申请日：2011-01-20

Applicant: ST MICROELECTRONICS CROLLES 2 ,  CREMER SEBASTIEN ,  LALANNE FREDERIC ,  VERNET MARC

Inventor： CREMER SEBASTIEN ,  LALANNE FREDERIC ,  VERNET MARC

IPC: H01L21/02 ,  G11C11/401 ,  H01L21/8242 ,  H01L23/522 ,  H01L27/02 ,  H01L27/108

CPC classification number: H01L27/10882 ,  G11C11/404 ,  G11C11/4094 ,  H01L23/5223 ,  H01L27/0207 ,  H01L27/10814 ,  H01L27/10852 ,  H01L27/10885 ,  H01L27/10891 ,  H01L27/10894 ,  H01L27/10897 ,  H01L28/91 ,  H01L2924/0002 ,  H01L2924/00

Abstract: The integrated circuit comprises a DRAM memory device (DM) comprising at least one memory cell (CEL) including a transistor (TR) having a first electrode (E1), a second electrode (E2) and a control electrode (EC), and a capacitor (CDS) coupled to said first electrode, and at least one electrically conductive line (BLT, BLC) coupled to the second electrode and at least one second electrically conductive line (WL) coupled to the control electrode, said electrically conductive lines (BLT, BLC, WL) being located between the transistor (TR) and the capacitor (CDS). The capacitor can be provided above the fifth metal level.

Abstract translation: 集成电路包括DRAM存储器件（DM），其包括至少一个包括具有第一电极（E1），第二电极（E2）和控制电极（EC））的晶体管（TR）的存储单元（CEL） 耦合到所述第一电极的电容器（CDS）和耦合到所述第二电极的至少一个导电线（BLT，BLC）和耦合到所述控制电极的至少一个第二导电线（WL），所述导电线 ，BLC，WL）位于晶体管（TR）和电容器（CDS）之间。 电容器可以设置在第五金属层上方。

公开(公告)号：FR2959057A1

公开(公告)日：2011-10-21

申请号：FR1052969

申请日：2010-04-20

Applicant: ST MICROELECTRONICS CROLLES 2

Inventor： JEANTET OLIVIER ,  VERNET MARC

IPC: G11C11/40 ,  G11C11/401

Abstract: Le dispositif de mémoire vive dynamique, comprend un plan-mémoire comprenant un ensemble de cellules-mémoire du type DRAM comportant plusieurs lignes de cellules-mémoire, et des moyens de sélection de ligne associés à chaque ligne ; les moyens de sélection de ligne comprennent un premier étage élévateur de tension (ET1A, ET1B) configuré pour recevoir deux signaux logiques de commande initiaux (DECO, PHI1) ayant chacun un niveau de tension initial correspondant à un premier état logique et pour délivrer deux signaux logiques de commande intermédiaires (DEC1, PHI1) ayant chacun un niveau de tension intermédiaire supérieur audit niveau initial et correspondant audit premier état logique, et un circuit de commande (CCM) avec élévation de tension destiné à être alimenté par le biais de transistors PMOS avec une tension d'alimentation ayant un deuxième niveau de tension supérieur au niveau intermédiaire, et configuré pour, en présence des deux signaux logiques de commande intermédiaires (DEC1, PHI1) ayant leur premier état logique, délivrer aux grilles des transistors des cellules-mémoire de ladite ligne (WL), un signal logique de sélection (SWL) ayant le deuxième niveau de tension.

公开(公告)号：FR2935064B1

公开(公告)日：2011-04-29

申请号：FR0855604

申请日：2008-08-18

Applicant: ST MICROELECTRONICS CROLLES 2

Inventor： VERNET MARC

IPC: G11C11/40 ,  H01L21/8242

公开(公告)号：FR2935064A1

公开(公告)日：2010-02-19

申请号：FR0855604

申请日：2008-08-18

Applicant: ST MICROELECTRONICS CROLLES 2

Inventor： VERNET MARC

IPC: G11C11/40 ,  H01L21/8242

Abstract: Cette mémoire comprend un ensemble de points mémoire disposés en matrice de lignes et de colonnes de points mémoire entre des lignes de mots et des lignes de bits et un ensemble d'amplificateurs différentiels (SA) de lecture/écriture assurant la lecture et l'écriture des points mémoire et qui communique avec des lignes de bits locales (LBLT, LBLC) communes à une partie au moins des points mémoire. Il comporte en outre un circuit (4) de lecture/écriture commun à un ensemble d'amplificateurs différentiels (SA) et un ensemble de passerelles de sélection (PASS ,..., PASS ) assurant sélectivement le transfert de données entre le circuit de lecture/écriture et un amplificateur différentiel sélectionné.

公开(公告)号：FR2959057B1

公开(公告)日：2012-07-20

申请号：FR1052969

申请日：2010-04-20

Applicant: ST MICROELECTRONICS CROLLES 2

Inventor： JEANTET OLIVIER ,  VERNET MARC

IPC: G11C11/40 ,  G11C11/401

公开(公告)号：FR2955419B1

公开(公告)日：2012-07-13

申请号：FR1050391

申请日：2010-01-21

Applicant: ST MICROELECTRONICS CROLLES 2

Inventor： CREMER SEBASTIEN ,  LALANNE FREDERIC ,  VERNET MARC

IPC: G11C11/24 ,  G11C11/40

公开(公告)号：FR2955419A1

公开(公告)日：2011-07-22

申请号：FR1050391

申请日：2010-01-21

Applicant: ST MICROELECTRONICS CROLLES 2

Inventor： CREMER SEBASTIEN ,  LALANNE FREDERIC ,  VERNET MARC

IPC: G11C11/24 ,  G11C11/40

Abstract: Le circuit intégré comprend un dispositif de mémoire du type DRAM (DM) comportant au moins un point-mémoire (CEL) incluant un transistor (TR) possédant une première électrode (E1), une deuxième électrode (E2) et une électrode de commande (EC), et un condensateur (CDS) couplé à ladite première électrode, et au moins une première ligne électriquement conductrice (BLT, BLC) couplée à la deuxième électrode et au moins une deuxième ligne électriquement conductrice (WL) couplée à l'électrode de commande, lesdites lignes électriquement conductrices (BLT, BLC, WL) étant disposées entre le transistor (TR) et le condensateur (CDS).