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公开(公告)号：FR3057392A1
公开(公告)日：2018-04-13
申请号：FR1659803
申请日：2016-10-11
Inventor： PETITDIDIER SEBASTIEN , LISART MATHIEU
IPC: H01L23/52 , H01L23/528 , H05K1/02
Abstract: L'invention concerne une puce de circuit intégré comportant un empilement d'interconnexions, dans lequel est formée une cavité (12), remplie d'au moins un premier matériau (14) ayant une sélectivité au polissage et/ou à la gravure différente de plus de 10 % par rapport aux matériaux (2, 6, 8) formant l'empilement d'interconnexion.
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Patent Agency Ranking
公开(公告)号：FR3069677A1
公开(公告)日：2019-02-01
申请号：FR1757143
申请日：2017-07-27
Inventor： FROMENT BENOIT , PETITDIDIER SEBASTIEN , LISART MATHIEU , VOISIN JEAN-MARC
IPC: G06F7/58 , G06F21/73 , H01L23/528
Abstract: L'invention concerne un dispositif de génération d'un nombre aléatoire comprenant des lignes conductrices (4) comportant des interruptions (6) ; des vias conducteurs (8A, 8B), un via étant situé à chaque interruption, chaque via comblant ou non de manière aléatoire lesdites interruptions ; et un circuit adapté à déterminer la continuité ou la non continuité électrique des lignes conductrices.
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公开(公告)号：FR3055471A1
公开(公告)日：2018-03-02
申请号：FR1658070
申请日：2016-08-31
Applicant: ST MICROELECTRONICS CROLLES 2 SAS
Inventor： PETITDIDIER SEBASTIEN , HOTELLIER NICOLAS , BIANCHI RAUL ANDRES , FARCY ALEXIS , FROMENT BENOIT
IPC: H01L23/58
Abstract: L'invention concerne une puce semiconductrice comprenant au moins deux vias isolés (8) traversant la puce de la face avant à la face arrière dans laquelle, du côté de la face arrière, les vias sont connectés à une même bande conductrice (12) et, du côté de la face avant, chaque via est séparé d'un plot conducteur (3, 4) par une couche d'un diélectrique (6).
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公开(公告)号：FR3069703B1
公开(公告)日：2020-01-24
申请号：FR1757142
申请日：2017-07-27
Applicant: ST MICROELECTRONICS CROLLES 2 SAS
Inventor： PETITDIDIER SEBASTIEN
IPC: H01L23/58
Abstract: L'invention concerne une puce électronique comprenant : des plots conducteurs (4, 6, 8) situés sur la face avant d'un substrat (2) de matériau semiconducteur ; des cavités creusées dans le substrat (2) depuis la face arrière de ce substrat (2), chaque cavité atteignant un plot conducteur (4, 6, 8) ; une couche conductrice recouvrant les parois et le fond des cavités et comprenant des portions (16, 18) de couche conductrice (10) connectant du côté la face arrière au moins certaines cavités deux à deux, chaque portion (16, 18) de couche conductrice (10) étant partiellement située sur une protubérance (14) ; et un circuit adapté à détecter une variation d'une caractéristique électrique mesurée entre deux plots (4, 6, 8).
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公开(公告)号：FR3055471B1
公开(公告)日：2018-09-14
申请号：FR1658070
申请日：2016-08-31
Applicant: ST MICROELECTRONICS CROLLES 2 SAS
Inventor： PETITDIDIER SEBASTIEN , HOTELLIER NICOLAS , BIANCHI RAUL ANDRES , FARCY ALEXIS , FROMENT BENOIT
IPC: H01L23/58
Abstract: L'invention concerne une puce semiconductrice comprenant au moins deux vias isolés (8) traversant la puce de la face avant à la face arrière dans laquelle, du côté de la face arrière, les vias sont connectés à une même bande conductrice (12) et, du côté de la face avant, chaque via est séparé d'un plot conducteur (3, 4) par une couche d'un diélectrique (6).
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公开(公告)号：FR3069703A1
公开(公告)日：2019-02-01
申请号：FR1757142
申请日：2017-07-27
Applicant: ST MICROELECTRONICS CROLLES 2 SAS
Inventor： PETITDIDIER SEBASTIEN
IPC: H01L23/58
Abstract: L'invention concerne une puce électronique comprenant : des plots conducteurs (4, 6, 8) situés sur la face avant d'un substrat (2) de matériau semiconducteur ; des cavités creusées dans le substrat (2) depuis la face arrière de ce substrat (2), chaque cavité atteignant un plot conducteur (4, 6, 8) ; une couche conductrice recouvrant les parois et le fond des cavités et comprenant des portions (16, 18) de couche conductrice (10) connectant du côté la face arrière au moins certaines cavités deux à deux, chaque portion (16, 18) de couche conductrice (10) étant partiellement située sur une protubérance (14) ; et un circuit adapté à détecter une variation d'une caractéristique électrique mesurée entre deux plots (4, 6, 8).
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