公开(公告)号：FR2929750A1

公开(公告)日：2009-10-09

申请号：FR0852353

申请日：2008-04-08

Applicant: ST MICROELECTRONICS SA

Inventor： CANDELIER PHILIPPE ,  GENDRIER PHILIPPE ,  DAMIENS JOEL ,  LE ROUX ELISE

IPC: G11C17/12 ,  G11C17/16

Abstract: Le circuit intégré comprend un dispositif de mémoire du type électriquement programmable de façon irréversible comportant plusieurs cellules-mémoires, chaque cellule-mémoire (CL) comportant une zone diélectrique (DX) disposée entre une première électrode et une deuxième électrode électriquement couplée à un transistor. Le dispositif de mémoire comporte en outre au moins un premier moyen de liaison électriquement conducteur (PML1), électriquement couplé aux premières électrodes (E1) d'au moins deux cellules-mémoires, ces deux premières électrodes (E1) étant destinées à être couplées à une même tension de polarisation (HV), le premier moyen de liaison (PML1) étant disposé sensiblement dans le même plan que les premières électrodes (E1) de ces deux cellules-mémoires.

公开(公告)号：FR2957457B1

公开(公告)日：2013-03-01

申请号：FR1051760

申请日：2010-03-11

Applicant: ST MICROELECTRONICS SA

Inventor： CANDELIER PHILIPPE ,  LE ROUX ELISE

IPC: H01L21/02 ,  H01L21/335 ,  H01L21/8239 ,  H01L27/108 ,  H01L29/78

公开(公告)号：FR2957457A1

公开(公告)日：2011-09-16

申请号：FR1051760

申请日：2010-03-11

Applicant: ST MICROELECTRONICS SA

Inventor： CANDELIER PHILIPPE ,  LE ROUX ELISE

IPC: H01L21/02 ,  H01L21/335 ,  H01L21/8239 ,  H01L27/108 ,  H01L29/78

Abstract: L'invention concerne un procédé de fabrication d'un point mémoire (40) comprenant un transistor de sélection (11) et un transistor anti-fusible (13), dans une filière technologique adaptée à la fabrication de premier et second types de transistors MOS d'épaisseurs de grille distinctes, ce procédé comprenant les étapes suivantes : former le transistor de sélection (11) selon les étapes de fabrication de transistor à canal N du second type ; et former le transistor anti-fusible (13) essentiellement selon les étapes de fabrication de transistor à canal N du premier type, en modifiant l'étape suivante : au lieu de faire une implantation de type P dans la région de canal en même temps que dans les transistors à canal N du premier type, faire une implantation de type N dans la région de canal (27PGO1) en même temps que dans les transistors à canal P du premier type.