公开(公告)号：EP1418625A1

公开(公告)日：2004-05-12

申请号：EP03292527.3

申请日：2003-10-13

Applicant: STMicroelectronics S.A.

Inventor： Mazoyer, Pascale ,  Villaret, Alexandre ,  Skotnicki, Thomas

IPC: H01L29/788

CPC classification number: B82Y10/00 ,  G11C2216/08 ,  H01L29/788 ,  H01L29/7881 ,  H01L29/7888

Abstract: Le circuit intégré de mémoire comprend au moins une cellule-mémoire formée d'un seul transistor dont la grille (GR) possède une face inférieure isolée de la région de canal (RC) par une couche d' isolation (CIS) comportant une succession de puits de potentiels (ND) sensiblement disposés à distance de la grille et de la région de canal dans un plan sensiblement parallèle à la face inférieure de la grille. Les puits de potentiel (ND) sont aptes à contenir une charge électrique confinée dans ledit plan et déplaçable sur commande dans ledit plan vers une première région de confinement voisine de la région de source (RS) ou vers une deuxième région de confinement voisine de la région de drain (RD), de façon à définir deux états mémoire pour la cellule.

Abstract translation: 甲集成存储器电路包括从一个单一的晶体管，其栅极（GR）通过在绝缘层（CIS）包含潜在的凹坑的连续具有一个下表面从所述沟道区（RC）绝缘形成的至少一个存储器单元（ND） 在从栅极在平行于栅极和合成潜在凹坑的下表面上的基本上平面的距离和所述沟道区域基本上布置能够包含在电荷朝向第一约束在平面内的平面限制且可移位的上命令 区域靠近源区（RS）或朝向的方式靠近漏区（RD）的第二限制区域以限定两个存储器状态的细胞。 因此独立权利要求中包括了：（a）用于在该集成存储器电路的存储单元的二进制数据的背诵的方法; （B）对于该集成存储器电路的制造方法。

公开(公告)号：EP1091417A1

公开(公告)日：2001-04-11

申请号：EP00402754.6

申请日：2000-10-05

Applicant: STMicroelectronics S.A.

Inventor： Skotnicki, Thomas ,  Jurczak, Malgorzata

IPC: H01L29/786 ,  H01L21/336

CPC classification number: H01L29/78696 ,  H01L29/42392 ,  H01L29/6675 ,  H01L29/78648

Abstract: Le procédé comprend la formation par épitaxie sélective sur la surface de la région centrale active d'un substrat d'une couche de germanium ou alliage SiGe, la formation par épitaxie non sélective sur la couche de germanium ou d'alliage SiGe et sur la surface du substrat d'une couche de silicium, la gravure des couches pour former sur la région centrale active un empilement ayant deux flancs opposés laissant apparaître la couche de germanium ou d'alliage SiGe, l'élimination sélective du germanium ou de l'alliage SiGe pour former un tunnel, la formation d'une mince couche diélectrique sur les flancs et les surfaces extérieure et intérieure du tunnel et de la région centrale active du substrat, le dépôt d'un matériau conducteur recouvrant et comblant le tunnel et la gravure du matériau conducteur pour former une région de grille d'architecture enveloppante.

Abstract translation: 栅全能（GAA）架构半导体器件生产，通过围绕由下面具有薄的单晶中心部（5a）的（5）的硅层去除材料而形成的桥结构栅极形成，是新的。 GAA结构的半导体器件是由具有中央有源半导体区中的衬底（1）（2）产生由外围的绝缘区域（3）通过（a）的单晶的选择性外延Ge或SiGe合金层上的有源包围 区主表面上; （B）（5）所有这是单晶层和多晶所有这些是绝缘区域表面上方以上单晶的硅层的非选择性外延; （C）掩蔽和硅层（5）和所述单晶层形成的蚀刻，在所述有源区主表面上，具有两个相对的侧壁露出单晶层的叠层; （D）选择性地蚀刻掉单晶层所以没有硅树脂层形成具有外部表面和内部表面限定，与有源区主表面，隧道（7）侧壁的桥结构; （E）形成的电介质薄膜（8，9），该不填充隧道，在外部表面和内表面和齿桥结构的侧壁上; 导电材料以覆盖所述桥结构和填充隧道的（F）沉积; 及（g）掩模和导电材料的蚀刻，以形成希望的尺寸和几何形状的全能栅极区域（10）。 因此独立claimsoft包括由上述方法制造的半导体器件中，桥结构（5）是单晶硅的并且是1-50纳米厚的中心部（5a）。

公开(公告)号：EP1463102A3

公开(公告)日：2009-02-18

申请号：EP04290693.3

申请日：2004-03-15

Applicant: STMicroelectronics S.A. ,  COMMISSARIAT A L'ENERGIE ATOMIQUE

Inventor： Carrière, Nicolas ,  Skotnicki, Thomas ,  Tavel, Brice

IPC: H01L21/336 ,  H01L29/49 ,  H01L21/28

CPC classification number: H01L29/66507 ,  H01L21/28097 ,  H01L21/28123 ,  H01L29/4975 ,  H01L29/66545

Abstract: La phase de siliciuration du transistor comporte la formation à partir d'un premier métal (8) d'un premier siliciure de métal (80) sur les régions de drain et de source tandis que la région de grille (30) est protégée par une couche de masque dur (40), le retrait du masque dur, la formation à partir d'un deuxième métal (9) d'un deuxième siliciure de métal (90) sur la région de grille tandis que le premier siliciure de métal (80) est protégé par le deuxième métal (9), et le retrait du deuxième métal (9).

公开(公告)号：EP1396882A2

公开(公告)日：2004-03-10

申请号：EP03292012.6

申请日：2003-08-11

Applicant: STMicroelectronics S.A.

Inventor： Bustos, Jessy ,  Coronel, Philippe ,  Regnier, Christophe ,  Wacquant, Francois ,  Tavel, Brice ,  Skotnicki, Thomas

IPC: H01L21/336 ,  H01L21/768 ,  H01L21/762

CPC classification number: H01L29/517 ,  H01L21/28061 ,  H01L21/28079 ,  H01L21/28097 ,  H01L21/28114 ,  H01L21/28167 ,  H01L21/76224 ,  H01L21/76251 ,  H01L21/76805 ,  H01L21/76814 ,  H01L21/76828 ,  H01L21/76831 ,  H01L21/76834 ,  H01L21/76877 ,  H01L21/823828 ,  H01L29/42376 ,  H01L29/495 ,  H01L29/66545

Abstract: Un procédé de réalisation d'un composant électronique comprend le recouvrement d'un substrat (100) par une portion (P) délimitant avec le substrat un volume (V) rempli au moins partiellement d'un matériau temporaire, l'évacuation du matériau temporaire par une cheminée (C) d'accès audit volume, et le dépôt d'un matériau de remplissage (7) dans ledit volume à partir de précurseurs amenés par la cheminée. Le procédé est particulièrement adapté pour la réalisation d'une grille d'un transistor de type MOS. Dans ce cas, le matériau de remplissage est conducteur, et un matériau isolant électrique de revêtement (8) peut aussi être déposé dans ledit volume avant le matériau de remplissage conducteur.

Abstract translation: 生产的电子部件的besteht的：与基片的体积（V）的限定（a）用的部分（P）覆盖的基板（100）的表面（S）至少部分填充有临时材料; （B）由一轴（C）抽空从卷临时材料的体积之间以及访问表面延伸; （C）在导电填充引入材料（7）进入从一些前体经由轴供给的体积。 因此独立权利要求中包括了：（1）与由该方法制造的栅极的场效应晶体管; （2）电子设备结合这样的晶体管。

公开(公告)号：EP1396882A3

公开(公告)日：2007-09-05

申请号：EP03292012.6

申请日：2003-08-11

Applicant: STMicroelectronics S.A.

Inventor： Bustos, Jessy ,  Coronel, Philippe ,  Regnier, Christophe ,  Wacquant, Francois ,  Tavel, Brice ,  Skotnicki, Thomas

IPC: H01L21/336 ,  H01L21/768 ,  H01L21/762

CPC classification number: H01L29/517 ,  H01L21/28061 ,  H01L21/28079 ,  H01L21/28097 ,  H01L21/28114 ,  H01L21/28167 ,  H01L21/76224 ,  H01L21/76251 ,  H01L21/76805 ,  H01L21/76814 ,  H01L21/76828 ,  H01L21/76831 ,  H01L21/76834 ,  H01L21/76877 ,  H01L21/823828 ,  H01L29/42376 ,  H01L29/495 ,  H01L29/66545

Abstract: Un procédé de réalisation d'un composant électronique comprend le recouvrement d'un substrat (100) par une portion (P) délimitant avec le substrat un volume (V) rempli au moins partiellement d'un matériau temporaire, l'évacuation du matériau temporaire par une cheminée (C) d'accès audit volume, et le dépôt d'un matériau de remplissage (7) dans ledit volume à partir de précurseurs amenés par la cheminée. Le procédé est particulièrement adapté pour la réalisation d'une grille d'un transistor de type MOS. Dans ce cas, le matériau de remplissage est conducteur, et un matériau isolant électrique de revêtement (8) peut aussi être déposé dans ledit volume avant le matériau de remplissage conducteur.

公开(公告)号：EP1463102A2

公开(公告)日：2004-09-29

申请号：EP04290693.3

申请日：2004-03-15

Applicant: STMicroelectronics S.A. ,  COMMISSARIAT A L'ENERGIE ATOMIQUE

Inventor： Carrière, Nicolas ,  Skotnicki, Thomas ,  Tavel, Brice

IPC: H01L21/336 ,  H01L21/28 ,  H01L29/49

CPC classification number: H01L29/66507 ,  H01L21/28097 ,  H01L21/28123 ,  H01L29/4975 ,  H01L29/66545

Abstract: La phase de siliciuration du transistor comporte la formation à partir d'un premier métal (8) d'un premier siliciure de métal (80) sur les régions de drain et de source tandis que la région de grille (30) est protégée par une couche de masque dur (40), le retrait du masque dur, la formation à partir d'un deuxième métal (9) d'un deuxième siliciure de métal (90) sur la région de grille tandis que le premier siliciure de métal (80) est protégé par le deuxième métal (9), et le retrait du deuxième métal (9).

Abstract translation: 晶体管的金属栅极的制造包括栅极区域的总硅化。 硅化阶段包括：（a）从第一区上的第一金属硅化物的第一金属形成，而第二区由硬掩模层保护; （b）去除面罩; （c）在第二区上由第二金属硅化物的第二金属形成，而第一金属硅化物被第二金属保护; 和（d）去除第二金属。 还包括一种独立的权利要求，用于集成了通过该方法制造的至少一个晶体管的集成电路。

公开(公告)号：EP1248366B1

公开(公告)日：2006-09-06

申请号：EP02354052.9

申请日：2002-04-02

Applicant: STMicroelectronics S.A.

Inventor： Skotnicki, Thomas ,  Dutartre, Didier ,  Ribot, Pascal

IPC: H03H9/24 ,  H03H3/00

CPC classification number: H03H3/00 ,  H03H9/24

公开(公告)号：EP1248366A1

公开(公告)日：2002-10-09

申请号：EP02354052.9

申请日：2002-04-02

Applicant: STMicroelectronics S.A.

Inventor： Skotnicki, Thomas ,  Dutartre, Didier ,  Ribot, Pascal

IPC: H03H9/24 ,  H03H3/00

CPC classification number: H03H3/00 ,  H03H9/24

Abstract: L'invention concerne un résonateur formé selon les étapes suivantes :

définir une zone active (1) de silicium monocristallin délimitée par une couche d'isolant enterré (2) ;
déposer une couche de silicium-germanium (3) par un procédé d'épitaxie sélective de sorte que la couche de silicium-germanium croisse au-dessus de la zone active de silicium monocristallin ;
déposer par un procédé d'épitaxie non-sélective une couche de silicium (5) et la graver selon un contour désiré ; et
éliminer le silicium-germanium par une gravure sélective par rapport au silicium et à l'isolant.

Abstract translation: 本发明涉及一种根据以下步骤形成的谐振器：限定由埋入绝缘体（2）层界定的单晶硅的有源区（1）; 通过选择性外延工艺沉积硅 - 锗层（3），使得硅 - 锗层在有源单晶硅区域上方生长; 通过非选择性外延工艺沉积硅层（5）并将其蚀刻成期望的轮廓; 并通过相对于硅和绝缘体的选择性蚀刻去除硅锗。

公开(公告)号：EP1033748A1

公开(公告)日：2000-09-06

申请号：EP00400496.6

申请日：2000-02-24

Applicant: STMicroelectronics S.A. ,  FRANCE TELECOM

Inventor： Skotnicki, Thomas ,  Alieu, Jérôme

IPC: H01L21/336 ,  H01L29/10 ,  H01L21/762

CPC classification number: H01L29/66477 ,  H01L21/26513 ,  H01L21/76224 ,  H01L29/1054

Abstract: Le nouveau transistor selon l'invention comprend dans une région de canal en silicium, une couche enterrée d'un alliage Si 1-x Ge x où 10 -5 ≤ x ≤ 4.10 -1 , de préférence 10 -4 ≤ x ≤ 10 -1 , dans laquelle est implantée une dose d'indium. La dose d'indium implantée varie de 1.10 11 à 4.10 15 atomes/cm 2 , de préférence de 5.10 12 à 5.10 13 atomes/cm 2 .
Application aux transistors CMOS.

Abstract translation: 晶体管具有位于硅沟道区域中的铟掺杂Si-Ge掩埋层。 铟注入晶体管具有硅沟道区，其中掺入铟的合金Si1-xGex的掩埋层，其中10≤x≤4×10 -1，优选为10 -4≤x ≤10<-1>。 注入的铟的量为1×10 11 -4×10 15原子/ cm 2，优选5×10 12 -5×10 13原子/ cm 2。 注入的铟具有电活性，逆行和稳定的植入轮廓，并且接近铟化学逆行植入的轮廓。 给出晶体管的制造方法的独立权利要求。 一种方法包括：（a）在硅衬底的表面中的至少一个区域上产生旨在形成晶体管沟道区域的区域，多层复合膜从衬底的初始表面依次包括， 如上所述的至少一个Si1-xGex合金层和至少5nm厚度的外部硅层; （b）将铟注入到Si1-xGex合金层中; 以及（c）完成晶体管的制造以获得晶体管，其晶体管的沟道区域包括注入铟的Si1-xGex的掩埋层。