公开(公告)号：EP1748493A1

公开(公告)日：2007-01-31

申请号：EP06117667.3

申请日：2006-07-21

Applicant: STMicroelectronics S.A.

Inventor： Villaret, Alexandre ,  Mazoyer, Pascale ,  Ranica, Rossella

IPC: H01L29/78

CPC classification number: H01L29/7841 ,  H01L29/1075

Abstract: L'invention concerne une cellule mémoire à un transistor MOS formé dans une région de corps flottant (1) isolée sur sa face inférieure par une jonction. Une région (41) du même type de conductivité que la région de corps flottant mais plus fortement dopée que celle-ci est disposée sous la région de drain (10) du transistor MOS.

Abstract translation: 所述细胞具有一个MOS晶体管形成在由一个结隔离在其下表面上的浮体区域（1）那样。 p型区域（41）的漏极区（10）下方，并且被更重度掺杂于体区的其余部分。 漏极区域包括漏极接触区（10-1）和一个栅极侧较轻度掺杂漏扩展区（10-2）。 的区域（41）位于所述接触区（10-1）下，毗邻的区域（10-1）。 源极区域（9）具有一个源极接触区（9-1）和源极延伸区（9-2）没被间隔物下区分（7）。 因此独立权利要求中包括了以下内容：一种用于制造存储器单元（2）集成电路，包括一个存储单元（1）的方法。

公开(公告)号：EP1494287A1

公开(公告)日：2005-01-05

申请号：EP04291637.9

申请日：2004-06-29

Applicant: STMicroelectronics S.A.

Inventor： Jacquet, François ,  Candellier, Philippe ,  Cerutti, Robin ,  Coronel, Philippe ,  Mazoyer, Pascale

IPC: H01L27/06

CPC classification number: H01L27/0688 ,  G11C11/405 ,  H01L27/108

Abstract: Un élément intégré de mémoire dynamique à accès aléatoire comprend deux cellules (C0, C1) pour le stockage de deux bits respectifs, une zone de source (102) et une zone de drain (103). Chaque cellule comprend un transistor à effet de champ ayant une grille (4, 14) et une portion intermédiaire (1, 11). Chaque transistor comprend en outre une source (2, 12), un drain (3, 13) et un canal (1c, 11c) disposés respectivement dans la zone de source, la zone de drain et la portion intermédiaire (1, 11). L'élément comprend une électrode de polarisation (24) disposée entre les portions intermédiaires (1, 11) respectives des deux transistors, l'électrode de polarisation étant couplée de façon capacitive avec la portion intermédiaire de chaque transistor.

Abstract translation: 该单元具有用于存储两个独立位的一对单元（C1，C2），并且分别包括具有栅格（4,14）的场效应晶体管。 通道布置在源极区（102）中，并且两个晶体管布置在源极区和漏极区之间。 单极化电极（24）布置在两个晶体管的中间部分（1,11）之间。 还包括用于在基板的表面上制造集成DRAM的方法的独立权利要求。

公开(公告)号：EP1418625A1

公开(公告)日：2004-05-12

申请号：EP03292527.3

申请日：2003-10-13

Applicant: STMicroelectronics S.A.

Inventor： Mazoyer, Pascale ,  Villaret, Alexandre ,  Skotnicki, Thomas

IPC: H01L29/788

CPC classification number: B82Y10/00 ,  G11C2216/08 ,  H01L29/788 ,  H01L29/7881 ,  H01L29/7888

Abstract: Le circuit intégré de mémoire comprend au moins une cellule-mémoire formée d'un seul transistor dont la grille (GR) possède une face inférieure isolée de la région de canal (RC) par une couche d' isolation (CIS) comportant une succession de puits de potentiels (ND) sensiblement disposés à distance de la grille et de la région de canal dans un plan sensiblement parallèle à la face inférieure de la grille. Les puits de potentiel (ND) sont aptes à contenir une charge électrique confinée dans ledit plan et déplaçable sur commande dans ledit plan vers une première région de confinement voisine de la région de source (RS) ou vers une deuxième région de confinement voisine de la région de drain (RD), de façon à définir deux états mémoire pour la cellule.

Abstract translation: 甲集成存储器电路包括从一个单一的晶体管，其栅极（GR）通过在绝缘层（CIS）包含潜在的凹坑的连续具有一个下表面从所述沟道区（RC）绝缘形成的至少一个存储器单元（ND） 在从栅极在平行于栅极和合成潜在凹坑的下表面上的基本上平面的距离和所述沟道区域基本上布置能够包含在电荷朝向第一约束在平面内的平面限制且可移位的上命令 区域靠近源区（RS）或朝向的方式靠近漏区（RD）的第二限制区域以限定两个存储器状态的细胞。 因此独立权利要求中包括了：（a）用于在该集成存储器电路的存储单元的二进制数据的背诵的方法; （B）对于该集成存储器电路的制造方法。

公开(公告)号：EP0994506A1

公开(公告)日：2000-04-19

申请号：EP99410131.9

申请日：1999-10-13

Applicant: STMicroelectronics S.A. ,  FRANCE TELECOM

Inventor： Ciavatti, Jérome ,  Mazoyer, Pascale

IPC: H01L21/8242

CPC classification number: H01L27/10844 ,  H01L27/10852

Abstract: The process for the production of the capacitive structure includes forming a multilayer structure with vias, and etching the deposited second and third conducting layers using the same mask. The first insulating layer formed on a semiconductor substrate is initially coated with a sacrificial layer which is removed prior to deposition of a second insulating material. The process involves: (a) forming a first via in a first insulating layer (4) to expose a first region of a semiconductor substrate (1); (b) depositing and etching a first conducting material (5) comprising polycrystalline or amorphous silicon, to form a vertical support in the first via and a horizontal plateau on the support; (c) depositing a second insulating material (6); (d) depositing a 50 nm-thick second conducting material (10) comprising titanium nitride by chemical or vapor phase deposition (10); (e) forming a second via (11) in the second conducting coating and the first insulating layer to expose a second region (2) of the substrate; (f) depositing a third conducting material (12); and (g) etching the second and third conducting materials using the same mask. The first insulating layer formed on the semiconductor substrate is initially coated with a sacrificial layer, and in stage (c) deposition of the second insulating material is preceded by the removal of the sacrificial layer. The first and second regions of the substrate are silicided, where the silicide is titanium silicide.

Abstract translation: 用于制造电容结构的方法包括：形成具有通孔的多层结构，并使用相同的掩模蚀刻沉积的第二和第三导电层。 形成在半导体衬底上的第一绝缘层最初涂覆有在沉积第二绝缘材料之前去除的牺牲层。 该方法包括：（a）在第一绝缘层（4）中形成第一通孔以暴露半导体衬底（1）的第一区域; （b）沉积和蚀刻包括多晶或非晶硅的第一导电材料（5），以在所述第一通孔中形成垂直支撑件，并在所述支撑件上形成水平平台; （c）沉积第二绝缘材料（6）; （d）通过化学或气相沉积（10）沉积包含氮化钛的50nm厚的第二导电材料（10）; （e）在所述第二导电涂层和所述第一绝缘层中形成第二通孔（11）以暴露所述基板的第二区域（2）; （f）沉积第三导电材料（12）; 和（g）使用相同的掩模蚀刻第二和第三导电材料。 形成在半导体衬底上的第一绝缘层最初涂覆有牺牲层，并且在阶段（c）中，第二绝缘材料的沉积之前是去除牺牲层。 衬底的第一和第二区域被硅化，其中硅化物是硅化钛。