公开(公告)号：WO2021130408A1

公开(公告)日：2021-07-01

申请号：PCT/FI2020/050850

申请日：2020-12-18

Applicant: TACTOTEK OY

Inventor： RAUTIO, Tapio ,  SIMULA, Tomi ,  PIRKONEN, Minna ,  TORVINEN, Jarkko ,  JUNKKARI, Tuukka ,  ASIKKALA, Janne ,  SINIVAARA, Hasse

IPC: H05K1/02 ,  H05K3/00 ,  H05K3/28 ,  H05K1/0277 ,  H05K1/0281 ,  H05K1/189 ,  H05K2201/0108 ,  H05K2201/0129 ,  H05K2201/091 ,  H05K2201/09118 ,  H05K2201/09781 ,  H05K2201/09909 ,  H05K2201/2009 ,  H05K2201/2027 ,  H05K2203/1327 ,  H05K3/0014 ,  H05K3/284

Abstract: Integrated functional multilayer structure (100), comprising asubstrate film (102) formed or formable so as to exhibit aselected shape (103); and a number of functional, preferably5including optical, mechanical, optoelectrical, electrical and/orspecifically, electronic, elements (110, 112, 114, 210), such asconductors (112), insulators (114), components (110, 210)and/or integrated circuits (110, 210), provided upon thesubstrate film in the proximity of the shape (103); wherein the0substrate film (102) has further been provided with a structuraltuning element (116, 316, 416, 616, 716, 816, 916, 1016),optionally comprising an elongated (316, 416), circumferential(616, 716) or other selected shape, said structural tuning elementbeing configured to locally control induced deformation,5optionally including stretching, bending, compression and/orshearing, of the substrate film within said proximity of the shape.Related method of manufacture is presented.Fig. 10

公开(公告)号：WO2023275287A1

公开(公告)日：2023-01-05

申请号：PCT/EP2022/068135

申请日：2022-06-30

Applicant: LISA DRÄXLMAIER GMBH

Inventor： BRINKMANN, Andreas

IPC: H05K3/34 ,  H01L23/367 ,  H01L23/498 ,  H05K1/02 ,  H01L23/3677 ,  H01L23/49838 ,  H05K1/0209 ,  H05K2201/0305 ,  H05K2201/09781 ,  H05K2201/0989 ,  H05K2201/09909 ,  H05K2201/10689 ,  H05K2203/0557 ,  H05K2203/1178 ,  H05K3/3421 ,  H05K3/3452

Abstract: Die vorliegende Erfindung bezieht sich auf ein Verfahren zum prozesssicheren Auflöten eines Chipgehäuses (300) auf eine Leiterplatte (100) zum prozesssicheren Auflöten eines Chipgehäuses (300), wobei die Leiterplatte (100) eine metallische Kühlfläche (102), eine Vielzahl von die Kühlfläche (102) umgebenden metallischen Kontaktflächen (104), sowie auf einer der Kühlfläche (102 entgegengesetzten Seite eine rückseitige metallische Gegenfläche aufweist, wobei die Gegenfläche durch offene Vias (106) mit der Kühlfläche (102) verbunden ist, und auf der Kühlfläche (102) Gassen (110) aus Lötstopplack angeordnet sind, die sowohl die Kühlfläche (102) in mehrere Teilflächen (112) unterteilen als auch die Vias (106) umschließen.

公开(公告)号：WO2022002669A1

公开(公告)日：2022-01-06

申请号：PCT/EP2021/066843

申请日：2021-06-21

Applicant: VITESCO TECHNOLOGIES GERMANY GMBH

Inventor： STEINAU, Martin ,  BOCK, Johannes ,  KANLIS, Dimitrios ,  ARMEANU, Corneliu ,  MALLIOS, Nikolaos

IPC: H05K3/28 ,  H01L21/56 ,  H01L23/31 ,  H01L21/565 ,  H01L23/3121 ,  H05K2201/09781 ,  H05K2201/09972 ,  H05K2203/1316 ,  H05K2203/1327 ,  H05K3/282 ,  H05K3/284

Abstract: Die Erfindung betrifft eine Leiterplatte (10) mit einem Leiterplattenkern (12), der eine Oberseite (14) aufweist, und auf der Oberseite (14) zumindest abschnittsweise eine Metallisierungsschicht (18) ausgebildet ist, wobei die Metallisierungsschicht (18) wenigstens einen ersten Bereich (20) und einen von dem ersten Bereich (20) verschiedenen zweiten Bereich (22) umfasst, auf dem ersten Bereich (20) ein elektrischer Baustein (24) angeordnet und elektrisch leitend mit diesem verbunden ist, der zweite Bereich (22) beabstandet zum ersten Bereich (20) angeordnet und/oder ausgebildet ist, und der zweite Bereich (22) den ersten Bereich (20) umschließt und/oder umrandet, der elektrische Baustein (24) mit einer Dichtmaterial (36) umspritzt ist, wobei die Umspritzung durch den zweiten Bereich (22) begrenzt ist.