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公开(公告)号：CN112635456B
公开(公告)日：2025-05-06
申请号：CN202011050878.8
申请日：2020-09-29
Applicant: 三星电子株式会社
Abstract: 本发明提供一种半导体器件，其包括：第一有源图案和第二有源图案，其在基板上在第一方向上延伸；第一栅电极和第二栅电极，其在第二方向上延伸以与第一有源图案和第二有源图案相交；第一源极/漏极接触，其在第二方向上延伸并分别连接到第一有源图案的第一源极/漏极区域和第二有源图案的第二源极/漏极区域；第一源极/漏极通路，其连接到第一源极/漏极接触；第一单元分隔膜，其在第二方向上延伸并与第一有源图案和第二有源图案交叉，在第一源极/漏极接触和第二栅电极之间；第一栅极通路，其连接到第二栅电极并与第一源极/漏极通路一起沿着第一方向排列；以及第一连接配线，其在第一方向上延伸并且连接第一源极/漏极通路和第一栅极通路。
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公开(公告)号：CN113937101A
公开(公告)日：2022-01-14
申请号：CN202110369109.2
申请日：2021-04-06
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L27/092 , H01L29/08 , H01L29/10 , H01L27/02
Abstract: 公开了包括位于衬底上的第一逻辑单元和第二逻辑单元的半导体器件。所述第一逻辑单元和所述第二逻辑单元均包括：第一有源区和第二有源区，所述第一有源区和所述第二有源区在第一方向上彼此相邻；栅电极，所述栅电极横跨所述第一有源区和所述第二有源区，并且在所述第一方向上纵长地延伸；以及第一金属层，所述第一金属层位于所述栅电极上。所述第一金属层包括在垂直于所述第一方向的第二方向上纵长地延伸并且彼此平行的第一电力线和第二电力线。所述第一逻辑单元和所述第二逻辑单元沿着所述第一电力线和所述第二电力线在所述第二方向上彼此相邻。所述第一有源区和所述第二有源区在所述第二方向上从所述第一逻辑单元纵长地延伸到所述第二逻辑单元。
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公开(公告)号：CN115809632A
公开(公告)日：2023-03-17
申请号：CN202210919537.2
申请日：2022-08-02
Applicant: 三星电子株式会社
IPC: G06F30/392 , G06F30/394 , G06F30/398 , G06F30/323
Abstract: 提供了集成电路、设计包括该集成电路的布图的方法及计算系统。集成电路包括：第一单元，包括第一‑a和第二‑a输出引脚、连接第一‑a输出引脚和第二‑a输出引脚的第一布线线路、连接第一‑a输出引脚和第一布线线路的第一‑a过孔、连接第二‑a输出引脚和第一布线线路的第二‑a过孔；及第二单元，包括第一‑b和第二‑b输出引脚、连接第一‑b输出引脚和第二‑b输出引脚的第二布线线路、连接第一‑b输出引脚和第二布线线路的第一‑b过孔、连接第二‑b输出引脚和第二布线线路的第二‑b过孔。第一‑a过孔和第二‑a过孔及第一‑b过孔和第二‑b过孔各自在彼此不同的第一‑a位置、第二‑a位置、第一‑b位置和第二‑b位置处。
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Patent Agency Ranking
公开(公告)号：CN112635456A
公开(公告)日：2021-04-09
申请号：CN202011050878.8
申请日：2020-09-29
Applicant: 三星电子株式会社
IPC: H01L27/02 , H01L27/092
Abstract: 本发明提供一种半导体器件，其包括：第一有源图案和第二有源图案，其在基板上在第一方向上延伸；第一栅电极和第二栅电极，其在第二方向上延伸以与第一有源图案和第二有源图案相交；第一源极/漏极接触，其在第二方向上延伸并分别连接到第一有源图案的第一源极/漏极区域和第二有源图案的第二源极/漏极区域；第一源极/漏极通路，其连接到第一源极/漏极接触；第一单元分隔膜，其在第二方向上延伸并与第一有源图案和第二有源图案交叉，在第一源极/漏极接触和第二栅电极之间；第一栅极通路，其连接到第二栅电极并与第一源极/漏极通路一起沿着第一方向排列；以及第一连接配线，其在第一方向上延伸并且连接第一源极/漏极通路和第一栅极通路。
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公开(公告)号：CN112885829B
公开(公告)日：2024-12-03
申请号：CN202011256628.X
申请日：2020-11-11
Applicant: 三星电子株式会社
IPC: H01L27/02
Abstract: 提供了一种包括集成标准单元结构的集成电路。所述集成电路包括：第一标准单元，包括第一p型晶体管、第一n型晶体管、与第一和第二有源区相交的第一栅极堆叠、位于第一栅极堆叠的第一侧的第一延伸源极/漏极接触、位于第一栅极堆叠的第二侧的第一正常源极/漏极接触、连接到第一栅极堆叠的第一栅极通路、以及连接到第一正常源极/漏极接触的第一源极/漏极通路；与第一标准单元相邻的第二标准单元，包括第二p型晶体管、第二n型晶体管、与第一和第二有源区相交的第二栅极堆叠、以及连接到第二栅极堆叠的第二栅极通路；连接到第一栅极通路的输入布线；以及与输入布线位于相同水平高度以连接第一源极/漏极通路和第二栅极通路的输出布线。
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公开(公告)号：CN115395925A
公开(公告)日：2022-11-25
申请号：CN202210372489.X
申请日：2022-04-11
Applicant: 三星电子株式会社
IPC: H03K3/356
Abstract: 公开了包括触发器的集成电路和用于设计集成电路的计算系统。所述集成电路包括被配置为与时钟信号同步地操作的触发器。触发器包括：复用器，被配置基于扫描使能信号将扫描输入信号的反相信号输出到第一节点，或者复用器被配置为基于复位输入信号将数据输入信号的反相信号或具有第一电平的信号输出到第一节点；主锁存器，被配置为锁存通过第一节点输出的信号并输出锁存的信号；以及从锁存器，被配置为锁存主锁存器的输出信号并输出锁存的主锁存器的输出信号。
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公开(公告)号：CN112993035A
公开(公告)日：2021-06-18
申请号：CN202010796270.3
申请日：2020-08-10
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L29/06 , H01L29/10 , H01L21/336 , H01L27/02
Abstract: 一种半导体器件包括：第一有源图案和第二有源图案、第一栅极结构、第一沟道和第二沟道以及第一源极/漏极层和第二源极/漏极层。第一有源图案和第二有源图案沿第一方向延伸，并且在第二方向上彼此间隔开。第一栅极结构在第一有源图案和第二有源图案上沿第二方向延伸。第一沟道在第一有源图案上沿第三方向彼此间隔开。第二沟道在第二有源图案上沿第三方向彼此间隔开。具有第一导电类型的第一源极/漏极层形成在第一栅极结构的一侧处以接触第一沟道。具有第二导电类型的第二源极/漏极层形成在第一栅极结构的一侧处以接触第二沟道。第一沟道和第二沟道在第二方向上的宽度不同。
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公开(公告)号：CN112885829A
公开(公告)日：2021-06-01
申请号：CN202011256628.X
申请日：2020-11-11
Applicant: 三星电子株式会社
IPC: H01L27/02
Abstract: 提供了一种包括集成标准单元结构的集成电路。所述集成电路包括：第一标准单元，包括第一p型晶体管、第一n型晶体管、与第一和第二有源区相交的第一栅极堆叠、位于第一栅极堆叠的第一侧的第一延伸源极/漏极接触、位于第一栅极堆叠的第二侧的第一正常源极/漏极接触、连接到第一栅极堆叠的第一栅极通路、以及连接到第一正常源极/漏极接触的第一源极/漏极通路；与第一标准单元相邻的第二标准单元，包括第二p型晶体管、第二n型晶体管、与第一和第二有源区相交的第二栅极堆叠、以及连接到第二栅极堆叠的第二栅极通路；连接到第一栅极通路的输入布线；以及与输入布线位于相同水平高度以连接第一源极/漏极通路和第二栅极通路的输出布线。
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