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公开(公告)号：CN103019947B
公开(公告)日：2016-02-24
申请号：CN201210493318.9
申请日：2012-11-28
Applicant: 复旦大学
IPC: G06F12/02
Abstract: 本发明属于电子技术领域，具体为一种FPGA芯片配置信息模型的层次化构建方法。具体包括：(一)层次化划分SRAM地址，是将整块FPGA的SRAM阵列按地址等级从上往下分别划分为：TOP,AREA,BLOCK,TILE,FRAME,BIT六个层次；(2)层次化构建可编程资源，是将可配置资源的配置信息划分为4个层次，从底层向顶层分别为：SRAM层，ELEMENT层，SITE层和TILE层。本方法具有通用性，在设计不同款FPGA芯片时，只需要按照本方法要求建立配置模型，便能采用同一种SRAM阵列值查找程序生成位流；采用层次化思想建模，不仅能够清晰地描述电路内部的层次关系，便于后期测试和验证，还能极大地减小配置数据的存储以及解析该模型的软件运行所需要的内存。
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公开(公告)号：CN102944831B
公开(公告)日：2015-05-13
申请号：CN201210477147.0
申请日：2012-11-22
Applicant: 复旦大学
IPC: G01R31/28
Abstract: 本发明属于自动化测试测量技术领域，具体为一种基于FPGA实现的应用于自动化测试中扩展输入输出通道的方法。本发明在测试平台和待测芯片之间加入FPGA，将测试平台的生成采集通道与待测芯片的输入输出引脚连接到FPGA的输入输出引脚；对FPGA中每一个与待测芯片引脚相连的输入输出引脚做适当配置，将各个引脚配置模块中TDO与TDI首尾相连，构建出多条并行的测试链。其中，测试平台的负责生成数据的通道与FPGA中实现的TDI端口相连，负责采集数据的通道与FPGA中实现TDO 端口相连；本发明解决了动态更改通道属性的问题，简化了软件上的层次，同时减少了用于配置管脚寄存器数据的周期数，节约了测试时间。
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公开(公告)号：CN103500584A
公开(公告)日：2014-01-08
申请号：CN201310459013.0
申请日：2013-10-07
Applicant: 复旦大学
IPC: G11C11/413
Abstract: 本发明属于FPGA技术领域，具体为一种FPGA内嵌独立双端口BRAM IP硬核。本发明通过在模块中引进电路模拟延迟控制模块，动态模拟得到在不同的工艺角、工作温度以及电压下的电路信号的传输延迟并将其反馈给脉冲产生模块进行控制，从而提高整体设计的异步时序控制可靠性。另外，通过使用高阈值管SRAM降低静态漏电功耗，通过优化SRAM的传输门尺寸，使位线上拉模块的驱动能力降低而减少由于驱动源互拉引起的动态功耗，从而使得BRAMIP硬核的功耗显著降低。本发明使得BlockRAM所支持的可编程存储资源能有更加广泛的应用。
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公开(公告)号：CN103500584B
公开(公告)日：2016-10-26
申请号：CN201310459013.0
申请日：2013-10-07
Applicant: 复旦大学
IPC: G11C11/413
Abstract: 本发明属于FPGA技术领域，具体为一种FPGA内嵌独立双端口BRAM IP硬核。本发明通过在模块中引进电路模拟延迟控制模块，动态模拟得到在不同的工艺角、工作温度以及电压下的电路信号的传输延迟并将其反馈给脉冲产生模块进行控制，从而提高整体设计的异步时序控制可靠性。另外，通过使用高阈值管SRAM降低静态漏电功耗，通过优化SRAM的传输门尺寸，使位线上拉模块的驱动能力降低而减少由于驱动源互拉引起的动态功耗，从而使得BRAM IP硬核的功耗显著降低。本发明使得Block RAM所支持的可编程存储资源能有更加广泛的应用。
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公开(公告)号：CN101620640B
公开(公告)日：2012-05-16
申请号：CN200810040159.0
申请日：2008-07-03
Applicant: 复旦大学
IPC: G06F17/50 , H03K19/177
Abstract: 本发明属电子技术领域，具体涉及基于最小环的FPGA布线矩阵的开关盒设计方法。本发明通过确立布线资源图、广度优先搜索、最小环最大化等步骤设计布线矩阵的开关盒结构，使其中的布线资源图的最小环尺寸最大化，使得到的布线矩阵的开关盒结构灵活。本发明采用最小环尺寸衡量布线矩阵的开关盒结构的灵活性，在节点数目一定，节点度数一定的情况下，最小环尺寸越大，其结构就越灵活。本发明方法制得的灵活的布线矩阵的开关盒结构，能用作FPGA布线资源。
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Patent Agency Ranking
公开(公告)号：CN101620640A
公开(公告)日：2010-01-06
申请号：CN200810040159.0
申请日：2008-07-03
Applicant: 复旦大学
IPC: G06F17/50 , H03K19/177
Abstract: 本发明属电子技术领域，具体涉及基于最小环的FPGA布线矩阵的开关盒设计方法。本发明通过确立布线资源图、广度优先搜索、最小环最大化等步骤设计布线矩阵的开关盒结构，使其中的布线资源图的最小环尺寸最大化，使得到的布线矩阵的开关盒结构灵活。本发明采用最小环尺寸衡量布线矩阵的开关盒结构的灵活性，在节点数目一定，节点度数一定的情况下，最小环尺寸越大，其结构就越灵活。本发明方法制得的灵活的布线矩阵的开关盒结构，能用作FPGA布线资源。
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公开(公告)号：CN100368436C
公开(公告)日：2008-02-13
申请号：CN200510026063.5
申请日：2005-05-23
Applicant: 上海市计划生育科学研究所 , 复旦大学
Abstract: 本发明提供了人绒毛膜促性腺激素重组多表位嵌合肽CP22，它基本上由表位肽HBsAg19-33、表位肽HBcAg85-140和表位肽TT580-599，以及两组人绒毛膜促性腺激素β5表位肽、β8表位肽和β9表位肽组成。本发明还提供了编码该肽的核酸序列、含有该序列的表达载体和宿主细胞，以及该嵌合肽的制备方法。本发明的嵌合肽可用于制备治疗肿瘤和/或避孕的疫苗组合物。
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公开(公告)号：CN103019947A
公开(公告)日：2013-04-03
申请号：CN201210493318.9
申请日：2012-11-28
Applicant: 复旦大学
IPC: G06F12/02
Abstract: 本发明属于电子技术领域，具体为一种FPGA芯片配置信息模型的层次化构建方法。具体包括：(一)层次化划分SRAM地址，是将整块FPGA的SRAM阵列按地址等级从上往下分别划分为：TOP,AREA,BLOCK,TILE,FRAME,BIT六个层次；(2)层次化构建可编程资源，是将可配置资源的配置信息划分为4个层次，从底层向顶层分别为：SRAM层，ELEMENT层，SITE层和TILE层。本方法具有通用性，在设计不同款FPGA芯片时，只需要按照本方法要求建立配置模型，便能采用同一种SRAM阵列值查找程序生成位流；采用层次化思想建模，不仅能够清晰地描述电路内部的层次关系，便于后期测试和验证，还能极大地减小配置数据的存储以及解析该模型的软件运行所需要的内存。
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公开(公告)号：CN102768506A
公开(公告)日：2012-11-07
申请号：CN201210248903.2
申请日：2012-07-18
Applicant: 复旦大学
IPC: G05B19/05
Abstract: 本发明属于电子技术领域，具体为一种带有时序约束的FPGA时序驱动布局方法。本发明的布局方法中，提出了四类时序约束：时钟周期约束、输入输出延迟约束、特定时序路径约束和线网最大延迟约束。处理四类时序约束延迟的主要思想就是将这些时序约束的信息添加到时序分析这一步，进而作为最终代价函数的一部分处理。本发明能处理用户设定的时序约束，极大地增加了FPGA时序布局算法的灵活性，同时能保证布局算法的正确性。
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公开(公告)号：CN1810833A
公开(公告)日：2006-08-02
申请号：CN200510026063.5
申请日：2005-05-23
Applicant: 上海市计划生育科学研究所 , 复旦大学
Abstract: 本发明提供了人绒毛膜促性腺激素重组多表位嵌合肽CP22，它基本上由表位肽HBsAg19－33、表位肽HBcAg85－140和表位肽TT580－599，以及两组人绒毛膜促性腺激素β5表位肽、β8表位肽和β9表位肽组成。本发明还提供了编码该肽的核酸序列、含有该序列的表达载体和宿主细胞，以及该嵌合肽的制备方法。本发明的嵌合肽可用于制备治疗肿瘤和/或避孕的疫苗组合物。
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