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公开(公告)号：CN103052992A
公开(公告)日：2013-04-17
申请号：CN201280001208.4
申请日：2012-04-19
Applicant: 松下电器产业株式会社
CPC classification number: G11C13/0069 , G11C13/0007 , G11C13/004 , G11C29/50 , G11C2029/5006 , G11C2213/72
Abstract: 提供一种能够稳定动作的可靠性高的电阻变化型非易失性存储装置以及电阻变化型非易失性存储装置的驱动方法。电阻变化型非易失性存储装置（200）具备存储单元阵列（202）、存储单元选择电路（203、204）、写入电路（205）和读取电路（206），读取电路（206），若在所选择的存储单元中流过规定值以上的电流，则判定为所选择的存储单元是具有短路故障的故障存储单元，写入电路（205），对在与故障存储单元相同的位线上及字线上的至少某个上配置的故障存储单元以外的其它存储单元施加第2高电阻化脉冲，以使得将其它存储单元的电阻变化元件设置为表示出第1高电阻状态的电阻值以上的电阻值的第2高电阻状态。
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公开(公告)号：CN101388240B
公开(公告)日：2013-04-17
申请号：CN200810135580.X
申请日：2008-09-05
Applicant: 松下电器产业株式会社
IPC: G11C7/12 , G11C11/413 , G11C11/417
CPC classification number: G11C7/12 , G11C5/147 , G11C11/413
Abstract: 本发明公开了一种半导体存储设备。预充电电路将连接到存储单元的位线电压升至电源电压。在数据从存储单元被读取前，多个降压电路将位线电压降至低于电源电压的电平。所述多个降压电路连接到位线，并且所述多个降压电路由彼此不同的降压控制信号控制。
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公开(公告)号：CN1822223A
公开(公告)日：2006-08-23
申请号：CN200510132265.8
申请日：2005-12-22
Applicant: 松下电器产业株式会社
Inventor： 池田雄一郎
IPC: G11C11/34 , G11C11/413 , G11C7/00
CPC classification number: G11C29/02 , G11C7/02 , G11C7/1048 , G11C8/08 , G11C2029/5002
Abstract: 一种存储器电路，包括：单个或多个读出端口；单个或多个写端口；用于抑制每个端口的内部信号线之间的干扰故障的干扰故障抑制器电路；以及用于控制该干扰故障抑制器电路的能力的控制装置。
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公开(公告)号：CN103052992B
公开(公告)日：2015-08-19
申请号：CN201280001208.4
申请日：2012-04-19
Applicant: 松下电器产业株式会社
CPC classification number: G11C13/0069 , G11C13/0007 , G11C13/004 , G11C29/50 , G11C2029/5006 , G11C2213/72
Abstract: 提供一种能够稳定动作的可靠性高的电阻变化型非易失性存储装置以及电阻变化型非易失性存储装置的驱动方法。电阻变化型非易失性存储装置（200）具备存储单元阵列（202）、存储单元选择电路（203、204）、写入电路（205）和读取电路（206），读取电路（206），若在所选择的存储单元中流过规定值以上的电流，则判定为所选择的存储单元是具有短路故障的故障存储单元，写入电路（205），对在与故障存储单元相同的位线上及字线上的至少某个上配置的故障存储单元以外的其它存储单元施加第2高电阻化脉冲，以使得将其它存储单元的电阻变化元件设置为表示出第1高电阻状态的电阻值以上的电阻值的第2高电阻状态。
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公开(公告)号：CN102834872B
公开(公告)日：2015-04-01
申请号：CN201180017639.5
申请日：2011-09-07
Applicant: 松下电器产业株式会社
CPC classification number: G11C13/0007 , G11C13/00 , G11C13/003 , G11C29/50008 , G11C2213/15
Abstract: 本发明提供一种能够检测使用了电流控制元件的存储单元阵列的故障存储单元的电阻变化型非易失性存储装置的检查方法及电阻变化型非易失性存储装置。具备存储单元阵列（202）、存储单元选择电路（203、204）和读出电路（206）的电阻变化型非易失性存储装置（200）的检查方法，包括以下步骤：当基于第2电压读出存储单元的电阻状态时，若电阻变化元件（R11）是低电阻状态且电流控制元件（D11）中流过规定值以上的电流，则判定为电流控制元件（D11）具有短路异常的步骤；当基于第1电压读出存储单元的电阻状态时，判定电阻变化元件（R11）的状态是低电阻状态还是高电阻状态的步骤。
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公开(公告)号：CN102119424B
公开(公告)日：2014-03-26
申请号：CN201080002012.8
申请日：2010-04-14
Applicant: 松下电器产业株式会社
CPC classification number: G11C13/0007 , G11C13/0069 , G11C2013/0073 , G11C2213/12 , G11C2213/15 , G11C2213/34 , G11C2213/72 , H01L27/24
Abstract: 电阻变化型非易失性存储装置(100)具备串联连接电阻变化元件(R11、R12、…)和存储单元(M11、M12、…)的存储单元(M11、M12、…)，电阻变化元件(R11、R12、…)由介于第1电极和上述第2电极之间并设置成与两电极相接的电阻变化层构成，存储单元(M11、M12、…)由介于第3电极和上述第4电极之间并设置成与两电极相接的电流控制层构成的电流控制元件(D11、D12、…)而构成，在将电阻变化元件低电阻化时经由电流限制电路(105b)由第1LR化驱动电路(105a1)驱动，在高电阻化时由第2HR化驱动电路(105a2)驱动，通过电流限制电路(105b)，将电阻变化元件低电阻化时的电流设为小于高电阻化时的电流。
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公开(公告)号：CN102918600A
公开(公告)日：2013-02-06
申请号：CN201280001064.2
申请日：2012-05-30
Applicant: 松下电器产业株式会社
IPC: G11C13/00
CPC classification number: G11C13/0069 , G11C13/0007 , G11C2013/0083 , G11C2213/32 , G11C2213/72
Abstract: 本发明的电阻变化型非易失性存储装置（100）具备配置在多个第一信号线与多个第二信号线之间的交叉点上的多个存储单元（10），多个存储单元（10）分别包括电阻变化元件（1）以及与电阻变化元件（1）串联连接的电流控制元件（2），电阻变化型非易失性存储装置（100）具备写入电路（105）、行选择电路（103）及列选择电路（104），写入电路（105）按以下顺序依次选择块（120），并对所选择的块（120）中包含的多个存储单元（10）进行初始击穿，该顺序为：从配置在与行选择电路（103）及列选择电路（104）中的一方电路远的位置上的块（120）向配置在与上述一方电路近的位置上的块（120）的顺序。
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公开(公告)号：CN102511079A
公开(公告)日：2012-06-20
申请号：CN201180003847.X
申请日：2011-08-10
Applicant: 松下电器产业株式会社
IPC: H01L27/105 , G11C13/00 , H01L27/10 , H01L45/00
CPC classification number: H01L27/101 , G11C13/004 , G11C2213/71 , G11C2213/72 , H01L27/0688 , H01L27/2409 , H01L27/2481 , H01L45/08 , H01L45/1233 , H01L45/146
Abstract: 提供一种在读出电路的设计中不用设置余量、而能够以最小间隔来对存储单元阵列的位线和字线进行布线的非易失性存储装置。多个基本阵列面的每一个基本阵列面具有仅将该基本阵列面内的偶数层的位线相互连接的第1通孔群、与仅将该基本阵列面内的奇数层的位线相互连接的第2通孔群，第1基本阵列面内的第1通孔群与在Y方向上与第1基本阵列面邻接的第2基本阵列面内的第2通孔群在Y方向上相互邻接，并且，第1基本阵列面内的第2通孔群与第2基本阵列面内的第1通孔群在Y方向上相互邻接，在将第1基本阵列面的第1通孔群与第1基本阵列面的第1全局线连接时，将第2基本阵列面的第2通孔群从第2基本阵列面的第2全局线切断。
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公开(公告)号：CN102640287A
公开(公告)日：2012-08-15
申请号：CN201180004725.2
申请日：2011-11-24
Applicant: 松下电器产业株式会社
IPC: H01L27/105 , G11C13/00 , H01L45/00 , H01L49/00
CPC classification number: H01L27/101 , G11C13/0007 , G11C13/0026 , G11C13/004 , G11C2213/71 , G11C2213/72 , H01L27/2409 , H01L27/2436 , H01L27/2481 , H01L45/08 , H01L45/1233 , H01L45/146
Abstract: 提供一种能够以最小间隔来对存储单元阵列的位线和字线进行布线的非易失性存储装置。该非易失性存储装置中，基本阵列面（0～3）分别具有仅将该基本阵列面内的偶数层的位线相互连接的第1通孔群（121～124）、和仅将该基本阵列面内的奇数层的位线相互连接的第2通孔群（131～134），第1基本阵列面内的第1通孔群与在Y方向上与第1基本阵列面邻接的第2基本阵列面内的第2通孔群在Y方向上相互邻接，并且，第1基本阵列面内的第2通孔群与第2基本阵列面内的第1通孔群在Y方向上相互邻接，在将第1基本阵列面的第1通孔群与和第1基本阵列面有关的第1全局线连接时，将第2基本阵列面的第1通孔群与电位被固定了的非选择位线用全局位线（GBL_NS）连接。
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公开(公告)号：CN100559502C
公开(公告)日：2009-11-11
申请号：CN200510132265.8
申请日：2005-12-22
Applicant: 松下电器产业株式会社
Inventor： 池田雄一郎
IPC: G11C11/34 , G11C11/413 , G11C7/00
CPC classification number: G11C29/02 , G11C7/02 , G11C7/1048 , G11C8/08 , G11C2029/5002
Abstract: 一种存储器电路，包括：单个或多个读出端口；单个或多个写端口；用于抑制每个端口的内部信号线之间的干扰故障的干扰故障抑制器电路；以及用于控制该干扰故障抑制器电路的能力的控制装置。
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